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5AGTFB1G631I4N 阿里亚V器件手册 (Arria V Device Handbook)
.型号:   5AGTFB1G631I4N
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描述: 阿里亚V器件手册
Arria V Device Handbook
文件大小 :   1787 K    
页数 : 82 页
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品牌   ALTERA [ ALTERA CORPORATION ]
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1–10
第1章:为阿里亚V器件系列简介
的PCIe Gen1和Gen2硬核IP
的PCIe Gen1和Gen2硬核IP
Arria V器件包含PCIe硬核IP设计的高性能,易于使用,并且
增加的功能。在PCIe硬核IP包括PHY MAC ,数据链路和
事务层。在PCIe硬核IP支持第二代PCIe端点和根端口
高达x4通道配置,以及第一代的PCIe端点和根端口多达x8通道
配置。 PCIe端点支持包括多达八个多功能支持
函数,如图
图1-2 。的PCIe多功能一体机用于Arria V器件
FPGA
GPIO
12C
PCIE
USB
SP1
内存
调节器
RP的PCIe
ROOT
PCIe链路
的PCIe EP
可以
GBE
当地
PERIPH 1
当地
PERIPH 2
主机CPU
阿里亚V PCIe硬核IP的核心逻辑,它允许独立运作
PCIe链路来唤醒和完整链路训练在小于100毫秒,而
阿里亚V器件完成加载编程文件的装置的其余部分。在
此外,阿里亚V PCIe硬核IP改善了终端到端到端的数据路径保护
使用ECC 。
FPGA的GPIO
Arria V器件提供了高度可配置的GPIO 。以下列表介绍了
该个GPIO的许多特征:
可编程总线保持和弱上拉。
LVDS
具有可编程差动输出电压的输出缓冲器(Ⅴ
OD
)和
可编程预加重。
动态片上并行端接(R
T
OCT)的所有I / O组与华侨城
校准限制端接阻抗的变化。
片内动态终止串行和并行终端之间的交换,
根据是否存在在读取或写入在一个公共总线,用于信号
诚信。
配置未使用的参考电压( VREF)引脚为用户I / O 。
使用硬读FIFO的输入寄存器易时序收敛的支持
路径,延迟锁定环(DLL )延迟与细的和粗的架构链。
阿里亚V器件手册
第1卷:设备简介和数据表
2012年2月Altera公司
ATA
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