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![]() 5–32 第5章:时钟网络和PLL的Cyclone III器件系列 PLL重配置 表5-9 。动态相移控制信号( 2/2 ) 信号名称 PHASESTEP 描述 逻辑高电平使动态相移。 从核心的自由运行的时钟中使用 与组合 PHASESTEP 启用或 禁用动态相移。与共享 SCANCLK 用于动态重新配置。 当断言,它表明核心逻辑 相位调整已经完成, PLL是 准备作用于一个可能的第二调整 脉冲。断言基于内部PLL时间。 就断言上升沿 SCANCLK 。 来源 逻辑阵列或者I / O 引脚 目的地 PLL 侦察组fi guration 电路 PLL 侦察组fi guration 电路 SCANCLK GCLK或者I / O引脚 PHASEDONE PLL重配置逻辑阵列或 电路 I / O引脚 列出了基于相应的锁相环反选择 PHASECOUNTERSELECT 设置。 表5-10 。相计数器选择映射 PHASECOUNTERSELECT [2] 0 0 0 0 1 1 1 [1] 0 0 1 1 0 0 1 [0] 0 1 0 1 0 1 0 SELECTS 所有输出计数器 M计数器 C0计数器 C1计数器 C2计数器 C3计数器 C4计数器 要执行一个动态相移一步,你必须执行以下 程序: 1.设置 PHASEUPDOWN 和 PHASECOUNTERSELECT 作为必需的。 2.断言 PHASESTEP 用于至少两个 SCANCLK 周期。每 PHASESTEP 脉冲允许一 相移。 3.解除报警 PHASESTEP 后 PHASEDONE 变低。 4.等待 PHASEDONE 变高。 5.重复步骤 1 通过 4 多次执行多个相位所需 变化。 PHASEUPDOWN 和 PHASECOUNTERSELECT 是同步信号,以 SCANCLK 绝 符合吨 su 和T h 相对于所述要求的 SCANCLK 边缘。 1 你可以重复动态相移下去。例如,在一个设计,其中 VCO的频率被设置为1000 MHz和所述输出时钟的频率被设定为 100 MHz时,进行40动态相移(每个产生125 ps的相位偏移) 结果在移位时钟输出通过180° ,换句话说, 5毫微秒的相移。 的Cyclone III器件手册 第1卷 2012年7月Altera公司
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