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| HJK-20VH BL-HJFGE34B-TRB AL-HJF36D BL-HJF36D-TRB | ||||||||||
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 5–18 第5章：时钟网络和PLL的Cyclone III器件系列 硬件特性 如果您使用的SignalTap ® II工具来探测 锁定 该D触发器之前信号时， 锁定 信号变低，只有当 ARESET 为无效。如果 ARESET 信号是不 启用时，额外的逻辑中未ALTPLL宏实现。 f 有关PLL控制信号的详细信息，请参阅 时钟切换 时钟切换功能，允许PLL两个参考输入之间切换 时钟。使用此功能的时钟冗余或用于双时钟域的应用， 如一个系统，开启冗余时钟如果在前一时钟停止运行。 你的设计可以自动执行时钟切换时，时钟已不再 切换，或根据用户的控制信号， clkswitch 。 自动时钟切换 的Cyclone III器件系列PLL支持一个完全可配置的时钟切换 能力。 当电流基准时钟不存在时，时钟检测块自动 切换为PLL参考的备用时钟。时钟切换电路也发出 出三个状态信号， clkbad [0 ] clkbad[1], 和 activeclock ，从 该PLL来 实现自定义切换电路。您可以选择一个时钟源备份 通过将其连接到时钟 inclk1 PLL的设计中的端口。 示内置在PLL中切换电路的框图。 图5-14 。自动时钟切换电路 clkbad0 clkbad1 activeclock 时钟 SENSE 切换 状态 机 CLKSW CLKSWITCH （提供手动 切换支持） inclk0 inclk1 MUXOUT n 计数器 REFCLK FBCLK PFD 的Cyclone III器件手册 第1卷 2012年7月Altera公司
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