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 第5章：时钟网络和PLL的Cyclone III器件系列 硬件特性 5–21 手动时钟切换 的Cyclone III器件系列PLL支持手动切换，其中， CLKSWITCH 信号控制是否 inclk0 or inclk1 是输入时钟到PLL。该 手动切换的特点类似于一个手控功能 自动时钟切换，在切换电路是边沿敏感。什么时候 该 CLKSWITCH 信号变高，则切换顺序启动。的下降沿 CLKSWITCH 信号不会导致电路切换回先前的输入时钟。 f 有关在Quartus II软件锁相环软件支持的详细信息，请参阅 该 方针 请使用以下原则来设计与锁相环时钟切换： ■ 时钟丢失检测和自动时钟切换要求 inclk0 和 inclk1 频率是在彼此的20％。不能满足这一要求 使 clkbad[0] 和 clkbad[1] 信号无法正常工作。 当使用手动时钟切换，之间的区别 inclk0 和 inclk1 可超过20％。但是，这两个时钟源之间的差异 （频率，相位，或两者）可引起PLL失锁。重置PLL 确保正确的相位关系被保持在输入和间 输出时钟。 ■ 1 两 inclk0 和 inclk1 必须在运行时 CLKSWITCH 信号变高 开始手动时钟切换事件。不能满足这一要求导致 时钟切换故障。 ■ 需要一个时钟切换功能，和一个小的频率漂移的应用 必须使用低带宽的PLL 。当参考输入时钟的变化， 低带宽PLL反应比一个高带宽的PLL要慢。当 切换发生时，低带宽的PLL传播的时钟的停止 到输出比的高带宽的PLL慢。低带宽的PLL 过滤出抖动的参考时钟。但是，你必须知道， 低带宽PLL也增加锁定时间。 在切换发生之后，可能会有一个有限的重新同步期间为 PLL锁定到一个新的时钟。花费的时间，以便PLL的精确量 重锁依赖于PLL配置。 如果输入时钟之间的PLL和输出时钟从相位关系 锁相环在您的设计很重要，主张 ARESET 用于执行后10纳秒 时钟切换。等待锁定信号（或门控锁）前高走 重新启用从PLL输出时钟。 ■ ■ 2012年7月 Altera公司。 的Cyclone III器件手册 第1卷
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