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B412  SPS-9380BW-CXX0G  
DIFFCLK_3N 的Cyclone III器件手册 (Cyclone III Device Handbook)
.型号:   DIFFCLK_3N
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描述: 的Cyclone III器件手册
Cyclone III Device Handbook
文件大小 :   7302 K    
页数 : 274 页
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品牌   ALTERA [ ALTERA CORPORATION ]
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第6章:在Cyclone III器件系列的I / O特性
I / O单元特点
6–5
可编程的上拉电阻
每一个的Cyclone III器件系列的I / O引脚提供了一个可选的可编程上拉
电阻,而在用户模式。如果启用此功能的I / O引脚,上拉
电阻保持输出至V
CCIO
输出引脚的银行的水平。
1
如果启用了可编程的上拉,该设备不能使用总线保持功能。
可编程上拉电阻上不支持的专用配置,
JTAG和专用时钟引脚。
当可选
DEV_OE
信号驱动低,所有I / O引脚保持三态,即使
可编程上拉选项启用。
1
可编程延迟
Cyclone III器件系列包括IOE可编程延迟,以确保零保持
时间,最小化安装时间,增加时钟到输出时间,或延迟的时钟输入
信号。
其中销直接驱动一个寄存器A路径可能需要一个可编程延迟到
确保零保持时间,而在其中一个销通过驱动一寄存器的路径
组合逻辑可能不需要的延迟。可编程延迟最小化设置
时间。在Quartus II编译器可编程这些延迟以自动最小化
设置时间,同时提供一个零保持时间。可编程延迟可以增加
寄存器至引脚延时输出寄存器。每个双重用途时钟输入引脚
提供了一个可编程延迟到全局时钟网络。
列出了Cyclone III器件系列的可编程延迟。
表6-2 。的Cyclone III器件系列可编程延迟链
可编程延迟
输入引脚至逻辑阵列延迟
输入引脚至输入寄存器延迟
输出引脚延迟
两用时钟输入引脚
延迟
的Quartus II逻辑选项
从脚到内部细胞输入延迟
输入延迟,从脚到输入寄存器
延迟从输出寄存器输出引脚
输入延迟,从两用时钟引脚到扇出目的地
有在IOE两条路径为输入到达逻辑阵列。每两个
路径可以有一个不同的延迟。这使您可以从引脚到延迟调整
内部逻辑元件( LE)的寄存器驻留在该装置的两个不同的区域。
你必须设置两个组合输入延迟与引脚的输入延迟
在Quartus II软件为每个路径的内部逻辑单元的选项。如果引脚使用
输入寄存器,所述延迟之一被忽略,延迟将设置与输入
从脚到Quartus II软件输入寄存器逻辑选择延迟。
国际雇主组织中的每个I / O块寄存器共享相同的源预设或明确
产品特点。您可以设定预设或明确为每个IOE ,但你不能用
两者同时进行的特点。您也可以编程的寄存器电或高
后低配置完成。如果编程为电低,一个
异步清零可以控制寄存器。如果编程为电高,一个
2012年7月
Altera公司。
的Cyclone III器件手册
第1卷
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