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CYSD1D4C20.000  CYSD1D3B20.000  AH373A-WL  CYSD1H1B20.000  CYSD1E2B20.000  CYSD1H2A20.000  CYSD1G3B20.000  CYSD1H3A20.000  EP21SD1CBE  ET01SD1CBE2  
DPCLK5 的Cyclone III器件手册 (Cyclone III Device Handbook)
.型号:   DPCLK5
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描述: 的Cyclone III器件手册
Cyclone III Device Handbook
文件大小 :   7302 K    
页数 : 274 页
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品牌   ALTERA [ ALTERA CORPORATION ]
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5–12
第5章:时钟网络和PLL的Cyclone III器件系列
时钟反馈模式
1
输入和输出延迟完全由PLL只有当您使用补偿
与给定的PLL作为时钟源相关联的专用时钟输入管脚。为
例如,在正常模式中使用的PLL 1时,时钟延迟从输入引脚到
PLL和PLL时钟输出到目标寄存器得到充分赔偿,前提
该时钟输入引脚是下列四个引脚之一:
CLK0
CLK1
CLK2
CLK3
当使用GCLK网络驱动PLL时,输入和输出的延迟可能不会
在Quartus II软件完全补偿。
源同步模式
如果数据和时钟到达,同时在输入管脚,相位关系
数据和时钟之间保持相同的的任何I数据和时钟端口输入/输出
单元输入寄存器。
示出的数据和时钟在此模式下的一个例子的波形。使用此
模式为源同步数据传输。数据和时钟信号在I / O
元素经验类似延迟缓冲器只要相同的I / O标准使用。
图5-8 。之间的数据和时钟的相位关系源同步模式
数据引脚
PLL参考
在输入引脚时钟
在寄存器中的数据
时钟频率为注册
源同步模式补偿时钟网络的延迟用
包括在以下两个路径之间的延迟的任何差异:
数据管脚到I / O单元输入寄存器
时钟输入引脚的PLL相位频率检测器( PFD )输入
1
设置输入引脚在I / O单元的寄存器延迟链中的零
Quartus II软件用于通过一个源同步模式的PLL时钟的所有数据引脚。
此外,所有数据管脚必须使用
PLL COMPENSATED逻辑
在Quartus II选项
软件。
的Cyclone III器件手册
第1卷
2012年7月Altera公司
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