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DPCLK5 的Cyclone III器件手册 (Cyclone III Device Handbook)
.型号:   DPCLK5
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描述: 的Cyclone III器件手册
Cyclone III Device Handbook
文件大小 :   7302 K    
页数 : 274 页
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品牌   ALTERA [ ALTERA CORPORATION ]
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100%
第5章:时钟网络和PLL的Cyclone III器件系列
硬件特性
5–15
硬件特性
的Cyclone III器件系列PLL支持多种功能的通用时钟
管理。本节讨论时钟乘法和除法
实施方式中,相移的实现,以及可编程占空比。
时钟乘法和除法
每一个的Cyclone III器件系列PLL时钟提供用于合成PLL输出端口
采用M / ( N *后缩放计数器)缩放因子。输入时钟是由一个分割
预缩放因子, N,并且然后由M反馈因子相乘。控制回路
驱动VCO以匹配˚F
IN
( M / N) 。每个输出端口具有一个唯一的后scale计数器
该分频器对高频VCO 。对于多个PLL输出不同
频率, VCO的值是输出频率的最小公倍数
符合其频率规格。例如,如果所需的输出频率
从一个PLL 33和66兆赫, Quartus II软件设置VCO 660兆赫
(33和66兆赫的在VCO范围的最小公倍数) 。然后,后scale
计数器比例降低VCO的频率为每个输出端口。
有一个预分频计数器,N和一个乘法计数器,男,每个PLL ,射程
1至512 M和N的N计数器不使用,因为占空比控制
这个计数器的目的仅仅是计算的分频。有五个
每个PLL通用后缩放计数器,可以养活的GCLK或外部时钟输出。
这些后scale计数器的范围从1至512具有50%的占空比设置。该
后缩放计数器的范围从1到256的任何非50 %占空比设置。总和
选择一个设计的高/低计数值的选择对于一个给定的鸿沟值
计数器。
Quartus II软件会自动选择合适的缩放因子
根据输入频率,输入到乘法和除法值
ALTPLL宏。
1
输出计数器之间的相位对齐都采用t确定
PLL_PSERR
特定连接的阳离子。
2012年7月
Altera公司。
的Cyclone III器件手册
第1卷
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