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EP1AGX35EF484C6N 该ArriaTM GX系列器件结合了3.125千兆位每秒( Gbps)的串行收发器 (The ArriaTM GX family of devices combines 3.125 gigabits per second (Gbps) serial transceivers)
.型号:   EP1AGX35EF484C6N
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描述: 该ArriaTM GX系列器件结合了3.125千兆位每秒( Gbps)的串行收发器
The ArriaTM GX family of devices combines 3.125 gigabits per second (Gbps) serial transceivers
文件大小 :   3509 K    
页数 : 234 页
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品牌   ALTERA [ ALTERA CORPORATION ]
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2–2
第2章:阿里亚GX架构
收发器
示出了收发器模块体系结构的一个高层次图分割
为四个信道。
图2-1 。
收发器模块
收发器模块
RX1
通道1
TX1
RX0
阿里亚GX
逻辑阵列
通道0
TX0
支撑块
(锁相环,状态机,
编程)
REFCLK_1
REFCLK_0
RX2
通道2
TX2
RX3
通道3
TX3
每个收发器模块有:
四个收发器通道与专用物理编码子层(PCS)和
物理介质连接(PMA )电路
一个发送器PLL ,取入的基准时钟,并产生高速串行
时钟根据官能模式
四个接收器PLL和时钟恢复单元( CRU)从恢复时钟和数据
接收到的串行数据流
状态机和其他逻辑来实现特殊的功能,以支持要求
每个协议
示出的功能块构成了一个收发信机信道。
图2-2 。
阿里亚GX收发器通道框图
PMA模拟部分
n
解串器
(1)
时钟
恢复
单位
PCS数码节
FPGA架构
定位仪
匹配
XAUI
车道
歪斜校正
8B/10B
解码器
赔偿金
FIFO缓冲区
m
(2)
字节
解串器
参考
时钟
接收器
PLL
参考
时钟
发射机
PLL
n
串行器
(1)
8B/10B
编码器
字节
串行器
赔偿金
FIFO缓冲区
m
(2)
注释
(1) “n”代表在每一个字的位,必须由对PMA的发射机部分进行序列的数目。
N = 8或10 。
(2) “m”表示比特,所述FPGA的逻辑和收发器的PCS部分之间传递的单词的数目。 m为8 , 10 ,16,或20 。
阿里亚GX器件手册,卷1
© 2009年12月
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