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EP1AGX50CF780C6N 该ArriaTM GX系列器件结合了3.125千兆位每秒( Gbps)的串行收发器 (The ArriaTM GX family of devices combines 3.125 gigabits per second (Gbps) serial transceivers)
.型号:   EP1AGX50CF780C6N
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描述: 该ArriaTM GX系列器件结合了3.125千兆位每秒( Gbps)的串行收发器
The ArriaTM GX family of devices combines 3.125 gigabits per second (Gbps) serial transceivers
文件大小 :   3509 K    
页数 : 234 页
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品牌   ALTERA [ ALTERA CORPORATION ]
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100%
第2章:阿里亚GX架构
高速差分I / O与DPA支持
2–103
示出了Arria GX的接收机信道的框图。
图2-80 。
GX接收通道
数据到R 4 , R 24 ,C 4,或者
直接链接互联
最多
840
Mbps的
+
D
Q
重新调整数据
电路
10
数据
retimed_data
DPA
DPA_clk
同步
专用
接收器
接口
八相位时钟
8
diffioclk
REFCLK
PLL
load_en
区域或
全局时钟
外部引脚或全球性或区域性的时钟可以驱动快速PLL ,可同时输出
最多三个时钟: 2乘高速时钟来驱动SERDES块
和/或外部引脚,和一个低速时钟来驱动逻辑阵列。此外,8个
从V相移时钟
CO
可以喂到DPA电路。
f
有关快速PLL的详细信息,请参阅
篇章。
从快速锁相环的8相移时钟馈送到所述DPA块。在DPA
块选择最接近的相位的串行数据眼图的中心,以采样
输入的数据。这允许源同步电路来捕获输入的数据
不管通道至通道或时钟至通道偏移正确。 DPA模块
锁到最接近的串行数据的相位的相位。的相位对齐的DPA时钟用于
将数据写入到所述同步器。
DPA模块和数据重组和SERDES之间的同步器位于
电路。由于使用了DPA模块每个通道可以有不同的阶段
所选采样数据,同步器需要同步的数据发送到
的数据重新排列和SERDES电路的高速时钟域。
对于如POS -PHY 4和并行高速源同步接口
RapidIO的标准,源同步时钟速率不是一个字节或SERDES率
多个数据速率。字节对齐是必须的,这些协议是因为
源同步时钟不提供一个字节或字边界作为时钟是
一半的数据速率,而不是1/8。阿里亚GX器件的高速差分
I / O电路提供专用的数据调整电路,用于用户控制字节
边界转移。这简化了设计,同时节省了ALM的资源。您可以使用
一个ALM-基于状态机的信号接收字节边界的位移,直到
被检测到指定的图案来表示字节对齐。
© 2009年12月
Altera公司。
阿里亚GX器件手册,卷1
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