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特点
可编程16777216 ×1位的串行存储器用来存储​​配置
节目的现场可编程门阵列(FPGA )
3.3V输出能力
5V容限I / O引脚
使用爱特梅尔ATDH2200E系统或行业的第三方程序支持
编程器
在系统可编程( ISP )通过2线总线
简单的界面, SRAM的FPGA
兼容Atmel的AT40K和AT94K器件, Altera的FLEX
®
, APEX
设备,
朗讯ORCA
®
的FPGA ,赛灵思XC3000
, XC4000
, XC5200
,斯巴达
®
,的Virtex
®
FPGA中,
摩托罗拉MPA1000的FPGA
级联读回以支持额外配置或者高密度阵列
低功耗CMOS闪存工艺
提供6 ×6mm的×1毫米8引脚LAP (与8引脚SOIC / VOIC引脚兼容
尺寸封装) , 20引脚PLCC , 44引脚PLCC和44引脚TQFP封装
Atmel的AT24CXXX串行EEPROM仿真
低功耗待机模式
单台设备能够容纳4位数据流文件的实现简单系统
侦察组fi guration
快速串行下载速度高达33 MHz的
耐力:10,000写周期的典型
FPGA
CON组fi guration
FL灰内存
AT17F16
描述
该AT17F系列在系统可编程配置PROM的(配置器)
提供一种易于使用的,具有成本效益的配置存储器,用于现场可编程
门阵列。该AT17F系列器件采用8引脚LAP , 20引脚PLCC ,
44引脚PLCC和44引脚TQFP封装,见表1。 AT17F系列配置使用
简单的串行访问过程来配置一个或多个FPGA器件。
该AT17F系列配置器可与工业标准编程编程
聚体, Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP电缆。
表1中。
AT17F系列套餐
8引脚LAP
20引脚PLCC
44引脚PLCC
44引脚TQFP
AT17F16
是的
是的
是的
是的
ADVANCE
信息
修订版3392A - CNFG - 10月3日
1
引脚配置
8引脚LAP
数据
CLK
RESET / OE
CE
1
2
3
4
8
7
6
5
VCC
SER_EN
CEO ( A2 )
GND
20引脚PLCC
3
2
1
20
19
NC
GND
PAGESEL0
NC
NC
9
10
11
12
13
NC
数据
NC
VCC
NC
CLK
NC
RESET / OE
PAGESEL1
CE
4
5
6
7
8
18
17
16
15
14
NC
SER_EN
PAGE_EN
准备
CEO ( A2 )
2
AT17F16
3392A–CNFG–10/03
3392A–CNFG–10/03
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
7
8
9
10
11
12
13
14
15
16
17
1
2
3
4
5
6
7
8
9
10
11
44 PLCC
44 TQFP
NC
RESET / OE
PAGESEL0
CE
NC
NC
GND
PAGESEL1
NC
CEO(A2)
NC
44
43
42
41
40
39
38
37
36
35
34
NC
CLK
NC
NC
数据
PAGE_EN
VCC
NC
NC
SER_EN
NC
NC
RESET / OE
PAGESEL0
CE
NC
NC
GND
PAGESEL1
NC
CEO/A2
NC
18
19
20
21
22
23
24
25
26
27
28
12
13
14
15
16
17
18
19
20
21
22
6
5
4
3
2
1
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
准备
NC
CLK
NC
NC
数据
PAGE_EN
VCC
NC
NC
SER_EN
NC
33
32
31
30
29
28
27
26
25
24
23
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
准备
AT17F16
3
框图
准备
POWER- ON
RESET
RESET
时钟/振荡器
逻辑
CLK
PAGE_EN
PAGESEL0
PAGESEL1
配置。页面
SELECT
CEO(A2)
串行下载逻辑
2线串行编程
数据
FL灰
内存
CE / WE / OE
数据
地址
CE
控制逻辑
RESET / OE
SER_EN
设备描述
在配置存储设备的控制信号( CE , RESET / OE和CLK )
直接与FPGA器件的控制信号的接口。所有的FPGA器件可以控制
整个配置过程,并检索来自设备的配置数据,而不
需要外部智能控制器。
在RESET / OE和CE引脚控制的数据输出引脚的三态缓冲器和
使地址计数器。当RESET / OE是低电平时,器件配置
将它的地址计数器和三态其DATA引脚。 CE引脚也控制输出
把AT17F系列配置的。如果CE是RESET / OE复位后举行高
脉冲,计数器被禁用,数据输出引脚为三态。当OE之后,又
吸收的敷料驱动为高电平,计数器和数据输出引脚使能。当
RESET / OE再次变低时,地址计数器复位和数据输出引脚
三态,无论CE的状态。
当配置赶出所有的数据和CEO为低电平时,器件
三态DATA引脚,以避免争用其他配置器。上电时,该
地址计数器会自动复位。
4
AT17F16
3392A–CNFG–10/03
AT17F16
引脚说明
AT17F16
名字
数据
CLK
PAGE_EN
PAGESEL0
PAGESEL1
RESET / OE
CE
GND
首席执行官
A2
准备
SER_EN
V
CC
I / O
I / O
I
I
I
I
I
I
O
I
O
I
8
LAP
1
2
3
4
5
6
7
8
20
PLCC
2
4
16
11
7
6
8
10
14
15
17
20
44
PLCC
2
5
1
20
25
19
21
24
27
29
41
44
44
TQFP
40
43
39
14
19
13
15
18
21
23
35
38
数据
(1)
CLK
(1)
PAGE_EN
(2)
三态数据输出的配置。集电极开路双向引脚
编程。
时钟输入。用于增加用于读取内部地址和比特计数器和
编程。
输入用来使网页下载模式。当PAGE_EN高配置
下载地址空间被划分成4个相等的页面。这给用户的能力
轻松存储和单一配置检索多个配置比特流
装置。该输入工作在与PAGESEL输入一起使用。 PAGE_EN必须
保持较低水平,如果页面不希望。当SER_EN为低( ISP模式) ,该引脚
的影响。
注意事项:
1.该引脚具有内部20 kΩ上拉电阻。
2.该引脚具有内部30 kΩ上拉下拉电阻。
5
3392A–CNFG–10/03
相关元器件产品Datasheet PDF文档

AT17F16_08

FPGA Configuration Flash Memory
28 ATMEL

AT17F16-30BJC

FPGA Configuration Flash Memory
38 ATMEL

AT17F16-30BJC

FPGA Configuration Flash Memory
20 ATMEL

AT17F16-30BJI

FPGA Configuration Flash Memory
18 ATMEL

AT17F16-30BJI

FPGA Configuration Flash Memory
45 ATMEL

AT17F16-30BJJ

Configuration Memory, 16MX1, Serial, CMOS, PQCC44, PLASTIC, MS-018AC, LCC-44
0 ATMEL