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特点
多芯片模块包含现场可编程系统级集成电路
( FPSLIC
)和安全配置EEPROM存储器
512 Kb至1兆的内存配置与安全保护,并在系统
编程(ISP)
现场可编程系统级集成电路( FPSLIC )
- AT40K基于SRAM的FPGA与嵌入式高性能RISC AVR
®
核心和
大量的数据和指令SRAM
5000〜40000专利的基于SRAM的FPGA AT40K与FreeRAM之门
- 2 - 18.4 Kb的分布式单/双端口FPGA用户SRAM
- 高性能DSP优化的FPGA核心单元
- 动态可重配置在系统 - FPGA配置接入服务
片上的AVR微控制器核来支持高速缓存逻辑
®
设计
- 非常低的静态功耗和动态功耗 - 非常适用于便携式和
手持式应用
专利AVR增强型RISC结构
- 120+条指令 - 绝大多数为单时钟周期执行
- 高性能的硬件乘法器的基于DSP的系统
- 走近每MHz性能1 MIPS
- C代码优化的架构与32个8位通用内部寄存器
- 低功耗空闲模式,省电模式和掉电模式
- 100 μA待机和每MHz有源典型的2-3毫安
高达36 KB的动态分配的指令和数据的SRAM
- 最多16个字节× 16内部15 ns的指令SRAM
- 最多16个字节×8的内部15 ns数据SRAM
JTAG ( IEEE 1149.1标准兼容)接口
- 广泛的片上调试支持
- 有限的边界扫描功能根据JTAG标准( AVR端口)
AVR固定外设
- 工业标准2线串行接口
- 两个可编程串行UART接口
- 两个8位定时器/计数器具有独立预分频器和PWM
- 1个16位定时器/计数器具有独立预分频器,比较,捕获
模式和双8,9或10位PWM
支持FPGA的自定义外设
- AVR外设控制 - 最多16个解码AVR地址线直接
访问FPGA
- 自定义外设的FPGA宏库
截至16 FPGA提供内部中断,以AVR
多达四个外部中断,以AVR
8全球FPGA时钟
- 两个FPGA时钟从AVR逻辑驱动
- FPGA全局时钟由FPGA内核访问可用
多个振荡器电路
- 可编程看门狗定时器,带有片上振荡器
- 振荡器以AVR内部时钟电路
- 可通过软件选择时钟频率
- 振荡器定时器/计数器实时时钟
V
CC
: 3.0V - 3.6V
5V容限I / O
3.3V 33 MHz的PCI兼容的FPGA I / O
- 20毫安吸入/源出高性能的I / O结构
- 所有FPGA I / O可单独编程
高性能,低功耗0.35μ CMOS五层金属工艺
国家的最先进的集成的基于PC的软件套件包括协同验证
SECURE
5K - 40K盖茨
AT40K的FPGA
具有8位
微控制器,
多达36个字节
SRAM和
片上
节目
存储
EEPROM
AT94S
安全系列
可编程
SLI
牧师2314D - FPSLI - 2/04
1
描述
的AT94S系列(安全FPSLIC家庭)在表1所示的是一个组合
受欢迎的爱特梅尔AT40K系列SRAM的FPGA中, AT17系列配置的记忆
而高性能的爱特梅尔AVR 8位RISC微控制器与标准peripher-
阿尔斯。广泛的数据和指令的SRAM以及设备控制和管理
逻辑被包含在该多芯片模块(MCM) 。
嵌入式AT40K FPGA内核是一个完全3.3V PCI兼容的,基于SRAM的FPGA
分布式10ns的可编程同步/异步,双端口/单端口
SRAM中,8个全局时钟,缓存逻辑能力(部分或完全可重配置的无损失
的数据)和5000〜40000可用门。
表1中。
该AT94S系列家庭
设备
配置内存大小
FPGA门
FPGA核心单元
SRAM的FPGA位
FPGA寄存器(总)
最大的FPGA用户I / O
AVR可编程I / O线
程序SRAM字节
数据SRAM字节
硬件乘法器( 8位)
2线串行接口
个UART
看门狗定时器
定时器/计数器
实时时钟
JTAG ICE
典型的AVR
吞吐量
工作电压
@ 25兆赫
@ 40MHz的
AT94S05AL
1兆位
5K
256
2048
436
95
8
4K - 16K
4K - 16K
是的
是的
2
是的
3
是的
是的
19 MIPS
30 MIPS
3.0 - 3.6V
AT94S10AL
1兆位
10K
576
4096
846
143
16
20K - 32K
4K - 16K
是的
是的
2
是的
3
是的
是的
19 MIPS
30 MIPS
3.0 - 3.6V
AT94S40AL
1兆位
40K
2304
18432
2862
287
16
20K - 32K
4K - 16K
是的
是的
2
是的
3
是的
是的
19 MIPS
30 MIPS
3.0 - 3.6V
2
AT94S家庭安全
2314D–FPSLI–2/04
AT94S家庭安全
图1 。
AT94S架构
可编程I / O
配置逻辑
5 - 40K门的FPGA
CON组fi guration
EEPROM
多达16个
解码
地址线
I / O
对于ISP
和芯片
抹去
高达16K ×16
节目
SRAM存储器
多达16个中断线路
4线中断
2线串行
单位
I / O
两个串行
个UART
I / O
两个8位
定时器/计数器
最多
16K ×8
数据
SRAM
16 PROG 。 I / O
线
I / O
内嵌AVR内核通过exe-的数据吞吐率每MHz MIPS 1
三个琴键在一个单时钟周期的功能强大的指令,并允许系统设计人员
在功耗和处理速度。 AVR内核是基于一个
增强的RISC架构,具有丰富的指令集和32个通用陈建
工作寄存器。所有寄存器都直接连接到所述算术逻辑
单元(ALU) ,允许两个独立的寄存器在一个单一指令访问
在一个时钟周期内执行。由此产生的结构是更多的代码效率,同时
获得最高至10倍的速度比传统的CISC微控制器在
相同的时钟频率。 AVR的执行出来的片上SRAM 。无论是FPGA
配置SRAM和AVR指令代码SRAM将自动为系装
TEM电采用Atmel公司的在系统可编程AT17系列EEPROM
配置存储器,它们是AT94S多芯片组件(MCM )的一部分。
FPSLIC设计工具,系统设计先进设备,最先进的
,是要结合发展
化与FPSLIC架构,以帮助通过整合降低总体时间将产品推向市场
微控制器的开发和调试, FPGA开发,布局和布线,以及
完整的系统协同验证在一个易于使用的软件工具。
3
2314D–FPSLI–2/04
内部架构
为AT94S安全FPSLIC架构的详细信息,请参阅AT94K
FPSLIC数据表和AT17系列配置内存数据表,可
爱特梅尔网站http://www.atmel.com 。本文只介绍存在差
在AT94S安全FPSLIC和AT94K FPSLIC之间分配办法。
完全在系统可编程和可重编程
当安全位设置:
数据验证已禁用
数据传输到FPSLIC外部不可见
担保EEPROM只会引导FPSLIC设备或响应一个芯片
抹去
整片擦除演出
在系统编程启用
数据验证已启用
FPSLIC和
配置器
接口
当安全位清零:
外部数据引脚允许器件在系统编程的设置和
基于EEPROM的安全位。当安全位被置位(激活)此编程器
nection将只响应一个设备擦除命令。的数据不能被读出的
外部程序/数据引脚,当安全位被置位。的部分可以被重新亲
编程,但只有在第一次被擦除。
编程和
配置时机
特征
Atmel的配置编程软件( CPS ) ,可从爱特梅尔网站
( http://www.atmel.com/dyn/products/tools_card.asp?tool_id=3191 ) ,创造亲
编程算法的嵌入式组态;但是,如果你计划
编写自己的软件,或使用其他手段来进行编程嵌入式组态中,
下面部分包括算法和其他细节。
在FPSLIC配置
的FPSLIC配置器是用于加载编程串行EEPROM存储器
梅布尔设备。这个文件描述了编程所需的所有功能
从内部的编程模式配置(例如,当SER_EN驱动低) 。
参考原理图提供的ISP应用。
串行总线概述
该串行总线是一个两线总线;一个导线( CSCK )用作时钟和设置
由程序员,所述第二金属丝( CSDA )是一个双向信号,并用于亲
韦迪数据和控制信息。
信息是在消息中的串行总线上传送。每个消息的前面
由一个启动条件,并结束与停止条件。该消息由一个英特的
字节蒙古包数,每个字节由8位组成的数据,随后的第九
应答位。这个确认位的传送收件人提供
字节。这是可能的,因为设备可以仅驱动CSDA线低。该系统
必须提供一个小的上拉电流( 1千
当量)为CSDA线。
消息格式进行读取和写入的指令包括中显示的字节
“位格式”第5页。
在写,程序员负责发放的指令和数据。而
读书,程序员发出指令,并承认从数据
根据需要配置。
4
AT94S家庭安全
2314D–FPSLI–2/04
AT94S家庭安全
同样,应答位被置在CSDA线由接收设备上的
逐字节的基础。
本厂坯设备为全零装运前。该阵列否则就无法
“初始化” ,除了通过使用串行明确地写一个已知的值,以各位置
这里所描述的协议。
位格式
在CSDA引脚的数据可能会在CSCK低时只能改变;而开始,
停止条件被确定为在CSCK高时转换。
写指令的报文格式
开始
设备
条件地址
MS EEPROM
( NEXT) EEPROM
LS EEPROM
数据
地址字节地址字节地址字节一个字节的1
停止
数据
BYTE n条件
ACK位
(配置器)
当前地址读(扩展到连续读取)指令消息格式
开始
条件
设备
地址
数据
1个字节
数据
字节n
停止
条件
ACK位
(配置器)
ACK位
(程序员)
启动和停止
条件
在启动条件是由CSDA线的高到低转换表示当
CSCK线是高。同样,停止条件由低到高的转变产生
该CSDA线的当CSCK线是高,如图2中所示。
在启动条件将设备恢复到它在等待一台设备的状态
地址(其正常静止状态) 。
在停止状态,开始内部定时的写信号,其最大持续时间为
t
WR
(参见AC特性表,实际值) 。在这段时间内,配置器
必须保持在编程模式(即SER_EN驱动低) 。 CSDA和CSCK线
被忽略,直到周期结束。由于写周期通常在更短的结束
于T
WR
秒,我们建议使用“轮询” ,作为在以后的章节中描述。
输入电平为所有其他引脚应保持不变,直到写周期已
完成。
应答位
在图2中示出的应答(ACK )位被配置接收提供
的字节。接收配置可以通过产生一个低值接受字节
该CSDA线,或者它可以通过置位(允许将信号从外部拒绝的字节
拉至)上CSDA线上的高值。所有的接受邮件的字节必须是
由任一个应答位或停止条件终止。下面的ACK位,
在控制过程中的配置之间的交换被释放的CSDA线
和编程,该CSDA线可以被拉高暂时由于开放式协作
行的讲师输出性质。行的控制的下一次上升之前必须恢复
在时钟的边缘。
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