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初步
CY14B104L , CY14B104N
4兆位( 512K ×8 / 256K ×16 )的nvSRAM
特点
功能说明
赛普拉斯CY14B104L / CY14B104N是一个快速静态RAM ,具有
非易失性元件中的每个存储单元。内存
组织成8比特每512K字或16位的256K字
每一个。嵌入式非易失性元件结合
QuantumTrap技术,生产世界上最可靠的
非易失性存储器。该SRAM提供了无限的读写
周期,而独立的非易失性数据驻留在高度
可靠QuantumTrap细胞。从SRAM的数据传输
非易失性元件(实体店经营)发生
在自动关闭电源。上电时,数据恢复
从非易失性存储器SRAM中(该RECALL操作)。
无论是STORE和RECALL操作也可
在软件控制下。
15纳秒, 25纳秒,和45 ns访问时间
内部组织为512K ×8 ( CY14B104L )或256K ×16
(CY14B104N)
关上掉电自动STORE手中只有一小
电容
商店到QuantumTrap
®
发起的非易失性元素
软件,器件引脚或自动存储
®
在掉电
召回SRAM通过软件或上电启动
无限的读,写和召回周期
8毫安典型I
CC
在200 ns的周期时间
200000 STORE周期来QuantumTrap
20年的数据保存
单3V + 20 % , - 10%操作
商用和工业温度
FBGA和TSOP - II封装
符合RoHS标准
逻辑框图
V
CC
V
地址
0
- A
18
CE
OE
WE
[1]
[1]
DQ0 - DQ7
CY14B104L
CY14B104N
HSB
BHE
BLE
V
SS
1.地址
0
- A
18
和数据DQ0 - DQ7为X8的配置,地址
0
- A
17
和数据DQ0 - DQ15为X16的配置。
赛普拉斯半导体公司
文件编号: 001-07102修订版* ˚F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年1月2日
[+ ]反馈
初步
CY14B104L , CY14B104N
引脚配置
图1.引脚图 - 48 FBGA
48-FBGA
(x16)
48-FBGA
(x8)
顶视图
(不按比例)
1
BLE
2
OE
3
A
0
A
3
A
5
4
A
1
A
4
A
6
A
7
A
16
A
15
A
13
A
10
5
A
2
CE
6
NC
DQ0
A
B
C
D
E
F
G
H
1
NC
NC
DQ0
V
SS
V
CC
DQ3
NC
A
18
2
OE
NC
NC
DQ1
顶视图
(不按比例)
3
A
0
A
3
A
5
A
17
4
A
1
A
4
A
6
A
7
A
16
A
15
A
13
A
10
5
A
2
CE
NC
DQ5
DQ6
NC
WE
A
11
6
NC
NC
DQ4
V
CC
V
SS
DQ7
NC
NC
[2]
A
B
C
D
E
F
G
H
DQ8 BHE
DQ9 DQ10
V
SS
DQ1 DQ2
DQ3
DQ4
V
CC
V
SS
DQ11一
17
V
CC
DQ12 V
DQ14 DQ13
DQ15 HSB
NC
[2]
DQ2 V
NC
HSB
A
8
A
14
A
12
A
9
A
14
A
12
A
9
DQ5 DQ6
WE
A
11
DQ7
NC
A
8
图2.引脚图 - 44 TSOP II
A
0
A
1
A
2
A
3
A
4
CE
DQ0
DQ1
DQ2
DQ3
V
CC
V
SS
DQ4
DQ5
DQ6
DQ7
WE
A
5
A
6
A
7
A
8
A
9
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
A
17
A
16
A
15
OE
BHE
BLE
DQ15
DQ14
DQ13
DQ12
V
SS
V
CC
DQ11
DQ10
DQ9
DQ8
V
A
14
A
13
A
12
A
11
A
10
NC
[3]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ0
DQ1
V
CC
V
SS
DQ2
DQ3
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
HSB
NC
[2]
NC
A
18
A
17
A
16
A
15
OE
DQ7
DQ6
V
SS
V
CC
DQ5
DQ4
V
A
14
A
13
A
12
A
11
A
10
NC
NC
44 - TSOP II
(x16)
44 - TSOP II
(x8)
顶视图
(不按比例)
顶视图
(不按比例)
笔记
2.地址扩展为8兆比特。 NC引脚未连接到死。
3.地址扩展为16兆比特。 NC引脚未连接到死。
文件编号: 001-07102修订版* ˚F
第22页2
[+ ]反馈
初步
CY14B104L , CY14B104N
引脚配置
(续)
图3.引脚图 - 54引脚TSOP II ( X16 )
NC
[3]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ0
DQ1
DQ2
DQ3
V
CC
V
SS
DQ4
DQ5
DQ6
DQ7
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
HSB
NC
[2]
A
17
A
16
A
15
OE
BHE
BLE
DQ15
DQ14
DQ13
DQ12
V
SS
V
CC
DQ11
DQ10
DQ9
DQ8
V
A
14
A
13
A
12
A
11
A
10
NC
NC
NC
54 - TSOP II
(x16)
顶视图
(
不按比例)
引脚德网络nitions
引脚名称
A
0
– A
18
A
0
– A
17
DQ0 - DQ7
DQ0 〜 DQ15
IO类型
输入
描述
地址输入用于选择524的一个, 288个字节的nvSRAM对于X8的配置。
地址输入用于选择的262,144个字节的nvSRAM对于X16的配置之一。
输入/输出
双向数据IO线X8配置。
用作输入或输出线视
操作。
双向数据IO线X16配置。
用作输入或输出线视
操作。
输入
输入
输入
写使能输入,低电平有效。
当选择低,对IO引脚上的数据被写入地址
位置锁存由CE的下降沿。
芯片使能输入,低电平有效。
当低,选择芯片。当HIGH ,取消选择的芯片。
输出使能,低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。 IO引脚为三态上拉高OE高。
地面的装置。
必须连接到该系统的地面。
WE
CE
OE
V
SS
V
CC
HSB
电源
电源输入到该设备。
输入/输出
五金店忙( HSB ) 。
当这种低输出表明五金店正在进行中。
当拉低外部芯片它发起的非易失性存储操作。内部弱上拉
电阻保持在该引脚为高电平,如果没有连接(连接可选)。
电源
自动存储电容。
供应电源的nvSRAM从SRAM中的功率损耗来存储数据时
到非易失性元件。
无连接
无连接。
请不要将此引脚连接到芯片。
第22页3
V
NC
文件编号: 001-07102修订版* ˚F
[+ ]反馈
初步
CY14B104L , CY14B104N
设备操作
该CY14B104L / CY14B104N的nvSRAM是由两个
功能组件配对在相同的物理单元中。他们是
一个SRAM的存储单元和一个非易失性QuantumTrap细胞。该
SRAM存储单元作为一个标准的快速静态RAM 。数据
在SRAM中被转移到非易失性细胞(对STORE
操作) ,或从非易失性细胞到SRAM (该RECALL
操作)。使用这种独特的架构的所有单元中存储和
回忆并行。在STORE和RECALL操作
SRAM读取和写入操作被禁止。该
CY14B104L / CY14B104N支持无限的读取和写入
类似于典型的SRAM 。此外,它提供了无限的RECALL
从非易失性单元和高达200K的存储操作
操作。
为了减少不必要的非易失性存储,自动存储和
五金店操作被忽略,除非至少有一个
自最近一次存储写操作发生
或者RECALL周期。启动软件商店周期
的写操作是否已完成而不管
的地方。由系统监控HSB信号如果检测
自动存储周期正在进行中。
图4.自动存储模式
V
CC
V
V
V
CC
10K欧姆
SRAM读
该CY14B104L / CY14B104N执行一个读周期时CE
和OE低, WE和HSB是HIGH 。地址
引脚指定的
0-18
OR A
0-17
确定哪一个524288的
数据字节或每16位262,144字进行访问。当
读出由地址转换启动的,则输出是有效
吨的延迟之后
AA
(读周期#1) 。如果读通过CE启动
或OE ,则输出在t有效
ACE
或者在t
美国能源部
,以较迟者为准
(读周期#2)。数据输出一再响应地址
内T改变
AA
无需跃迁存取时间
系统蒸发散在任何控制输入引脚。这仍然有效,直到另一个
地址变更或直到CE或OE变为高电平,否则我们还是
HSB被拉低。
WE
V
CC
V
CC
V
V
+
-
SRAM写
写周期完成时CE和WE低,
HSB高。地址输入必须在进入之前稳定
写周期,必须保持稳定,直到CE或WE
变为高电平的周期的末尾。在共用的IO中的数据
DQ引脚
0–15
被写入到存储器中,如果该数据是有效的吨
SD
答:我们控制的写结束前或结束前
一个CE控制的写。因此建议OE保持
在整个写周期高,以避免数据总线争
共同IO线。如果OE保持低电平,内部电路关闭
输出缓冲器吨
HZWE
当我们变低。
硬件存储操作
该CY14B104L / CY14B104N提供了HSB引脚
控制和确认存储操作。使用
HSB引脚请求五金店周期。当HSB引脚
有条件驱动为低电平时, CY14B104L / CY14B104N
发起吨后STORE操作
延迟
。实际STORE周期
只有开始,如果写入SRAM发生了自上次
存储或调用周期。 HSB的销也作为一个开放
漏极驱动程序是一种内部驱动到低电平,表示忙碌
条件而STORE (通过任何手段发起的)是
进展情况。
SRAM的读写操作正在进行的时候
热备份驱动为低电平给出的时间内完成任何手段
启动之前的存储操作。经过HSB变为低电平,
在CY14B104L / CY14B104N继续SRAM的操作
t
延迟
。在t
延迟
,多个SRAM读取操作可能需要
的地方。如果一个写正在进行时HSB被拉低它
允许时间t
延迟
来完成。但是,任何的SRAM写
HSB后要求周期变为低电平被禁止,直到HSB
返回高电平。
在任何商店的操作,不管它是如何发起的,
该CY14B104L / CY14B104N继续驱动HSB销
低,释放它,只有当实体店完成。上
竣工
of
商店
操作时,
CY14B104L / CY14B104N仍然禁止,直到HSB引脚
返回高电平。离开HSB未连接,如果它不被使用。
自动存储操作
使用CY14B104L / CY14B104N将数据存储到所述的nvSRAM
以下三种存储操作之一:五金店
通过HSB激活;软件商店由一个激活地址
序列;自动存储在设备断电。该自动存储
操作QuantumTrap技术的一个独特的功能,是
默认情况下,在CY14B104L / CY14B104N启用。
在正常操作期间,该器件消耗的电流从V
CC
to
充电连接至V的电容器
引脚。此存储
充电所使用的芯片来执行单个STORE操作。
如果在V的电压
CC
引脚低于V
开关
中,部分
自动断开V
引脚从V
CC
。商店
启动与由V提供的功率运行
电容。
图4
示出了存储电容器的正确连接
(V
)自动存储操作。请参考
DC
电气特性
对于V的大小7页
.
文件编号: 001-07102修订版* ˚F
0.1
U
F
第22页4
0.1
U
F
[+ ]反馈
初步
CY14B104L , CY14B104N
硬件RECALL (上电)
在上电期间或之后的任何低功率条件
(V
CC
& LT ; V
开关
) ,一个内部调出请求被锁定。当
V
CC
再次超过V的检测电压
开关
,召回
会自动启动,并采取吨
HRECALL
来完成。
软件商店
从SRAM中的数据传输到非易失性存储器,并具有
软件地址序列。该CY14B104L / CY14B104N
软件商店周期由执行顺序启动
从六个具体的地址位置CE控制的读周期
按正确的顺序。在STORE周期以前的擦除
首先,进行非易失性数据,随后的一个节目
非易失性元件。之后启动了STORE周期,进一步
输入和输出被禁止,直到周期结束。
因为一个序列的读和写来自特定地址的使用
对于STORE开始,就没有其他的读或写是很重要的
存取介入的序列中。如果有中间
读或写访问,该序列被中止,没有
存储或调用发生。
要启动的软件商店周期,下面读
序列必须被执行。
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x8FC0启动STORE周期
表1.模式选择
CE
H
L
L
L
WE
X
H
L
H
OE
X
L
X
L
该软件程序的时钟可以与CE控制
读或OE控制的读取。在第六个地址后
序列被输入时,对STORE循环开始和芯片
被禁用。使用的读周期,而不是把它写是很重要的
个周期的序列中,尽管该操作环境是没有必要
低为有效的序列。之后的T
商店
循环时间完成,
这些SRAM的读写操作再次激活。
软件RECALL
从非易失性存储器中的数据传送到与SRAM的
一个软件地址序列。软件RECALL周期
与读取操作中类似的方式顺序启动
对软件商店开始。要启动RECALL周期,
CE控制的读操作如下顺序必须
来执行。
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x4C63启动RECALL周期
在内部,召回是一个两步的过程。首先, SRAM数据
被清除,然后,将非易失性信息被转移到
SRAM单元。之后的T
召回
周期时, SRAM再次是
准备读取和写入操作。调用操作
不改变在非易失性元件的数据。
A15 - A0
X
X
X
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x8B45
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x4B46
模式
未选择
读SRAM
写入SRAM
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储
关闭
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储启用
IO
输出高Z
输出数据
输入数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
动力
待机
活跃
活跃
活跃
[4,5,6]
L
H
L
活跃
[4,5,6]
笔记
4.六个连续的地址位置必须是在列出的顺序。我们必须为高电平期间所有六个周期,使非易失性周期。
5.虽然有关于CY14B104L / CY14B104N 19条地址线,只有较低的16条线路被用于控制软件模式。
6. IO状态取决于OE的状态。所示的IO表假设OE低。
文件编号: 001-07102修订版* ˚F
第22页5
[+ ]反馈
相关元器件产品Datasheet PDF文档

CY14B108K

8 Mbit (1024K x 8/512K x 16) nvSRAM with Real Time Clock
17 CYPRESS

CY14B108K

8 Mbit (1024 K x 8/512 K x 16) nvSRAM with Real Time Clock
7 CYPRESS

CY14B108K

8-Mbit (1024 K x 8/512 K x 16) nvSRAM with Real Time Clock
7 CYPRESS

CY14B108K_11

8 Mbit (1024 K x 8/512 K x 16) nvSRAM with Real Time Clock
9 CYPRESS

CY14B108K_1106

8-Mbit (1024 K x 8/512 K x 16) nvSRAM with Real Time Clock
11 CYPRESS

CY14B108K_12

8-Mbit (1024 K × 8/512 K × 16) nvSRAM with Real Time Clock
10 CYPRESS