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初步
CY14B256K
256千位( 32K ×8 )的nvSRAM具有实时时钟
特点
•赛普拉斯的nvSRAM中的数据完整性结合全
功能的实时时钟
- 低功耗, 300 nA的最大值,目前RTC
•电容或电池备份RTC
•看门狗定时器
•时钟闹钟可编程中断
• 25纳秒, 35纳秒,和45 ns访问时间
• “放手”自动
商店
在断电时,只有一个
小电容
商店
以QuantumTrap ™软件启动,器件管脚,
或在断电时
召回
以SRAM通过软件或上电时启动
=无限
读,写,
召回
周期
•高可靠性
- 耐力200K周期
- 数据保存:20年@ 55°C
•10 mA典型我
CC
在200 ns的周期时间
•有+ 15%的公差3V单电源运行, -10 %
•商业和工业温度
• SSOP封装(符合RoHS )
功能说明
赛普拉斯CY14B256K结合了256 Kbit的非易失性
静态RAM具有一个全功能的实时时钟在一个单片
集成电路。嵌入式非挥发性元素
合并QuantumTrap技术生产世界上
最可靠的非易失性存储器。对SRAM可以读取和
写入次数无限多的,而独立的,
非易失性数据驻留在非易失性元件。
实时时钟功能提供了一个准确的时钟
闰年跟踪和可编程性,准确性高
振荡器。报警功能是可编程的一次性
报警或定期秒,分钟,小时或天。有
还有一个可编程看门狗定时器,用于过程控制。
逻辑框图
QuantumTrap
512 X 512
A
5
A
6
A
7
A
8
A
9
A
11
A
12
A
13
A
14
V
CC
V
V
RTCbat
V
RTCcap
HSB
商店
动力
控制
商店/
召回
控制
行解码器
静态RAM
ARRAY
512 X 512
召回
软件
检测
COLUMN IO
A
13
-
A
0
DQ
0
DQ
2
DQ
3
DQ
4
DQ
5
DQ
6
DQ
7
输入缓冲器
DQ
1
COLUMN DEC
RTC
A
0
A
1
A
2
A
3
A
4
A
10
x
1
x
2
INT
MUX
A
14
-
A
0
OE
CE
WE
赛普拉斯半导体公司
文件编号: 001-06431修订版* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年1月29日
[+ ]反馈
初步
销刀豆网络gurations
V
NC
A
14
A
12
A
7
A
6
A
5
INT
A
4
NC
NC
NC
V
SS
V
RTCbat
DQ0
A
3
A
2
A
1
A
0
DQ1
DQ2
X
1
X
2
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
CY14B256K
V
CC
NC
HSB
WE
A
13
A
8
A
9
NC
A
11
NC
NC
NC
V
SS
NC
V
RTCcap
DQ
6
OE
A
10
CE
DQ7
DQ5
DQ4
DQ3
V
CC
48-SSOP
顶视图
(不按比例)
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
引脚德网络nitions
引脚名称
A
0
–A
14
NC
WE
CE
OE
X
1
X
2
V
RTCcap
V
RTCbat
INT
V
SS
V
CC
HSB
V
IO类型
输入
描述
地址输入用于选择其中一个32,768字节的NVSRAM 。
DQ0 - DQ7输入/输出
双向数据IO线。
作为根据操作的输入或输出线路。
无连接
未连接。
该管脚没有连接到模具上。
输入
输入
输入
产量
输入
写使能输入,低电平有效。
当选择低,实现了数据的IO引脚被写入
地址位置由CE的下降沿锁存。
芯片使能输入,低电平有效。
当低,选择芯片。当HIGH ,取消选择的芯片。
输出使能,低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。拉高OE HIGH导致IO引脚三态。
水晶连接,
驱动晶在启动。
水晶连接的32.768 kHz晶振。
电源
电容器提供的备份RTC电源电压。
(悬空,如果V
RTCbat
时)
电源
电池供电备份RTC电源电压。
(悬空,如果V
RTCcap
时)
产量
中断输出。
可以通过编程的时钟闹钟,看门狗定时器响应,以及
电源监视器。可编程为高电平(推/拉)或低(漏极开路) 。
地面的装置。
必须连接到该系统的地面。
电源
电源输入到该设备。
输入/输出
五金店忙。
当这种低输出指示五金店正在进行中。当拉
低外部的芯片将启动一个非易失性存储操作。内部弱上拉电阻
如果保持不连接该引脚为高电平。 (连接可选)
电源
自动存储
TM
电容。
提供电源的nvSRAM在断电时,从SRAM数据存储
非易失性元件。
文件编号: 001-06431修订版* E
第23页2
[+ ]反馈
初步
设备操作
该CY14B256K的nvSRAM由两个功能
部件配对在相同的物理单元中。组件
是SRAM的存储单元和一个非易失性QuantumTrap细胞。
SRAM的存储单元作为一个标准快速静态
内存。在SRAM中的数据可以传输到非易失性
元( STORE操作) ,或从非易失性细胞
SRAM (调用操作) 。这种架构允许所有
细胞被存储和调用并行。在STORE
和RECALL操作SRAM的读写操作
被禁止。该CY14B256K支持无限读取和
就像一个典型的SRAM写入。此外,它提供了无限
从非易失性单元和高达RECALL操作
200000存储操作。
CY14B256K
该芯片。上拉必须放在我们拿着它不活跃
在上电期间。
图1.自动存储
TM
模式
V
CC
V
V
V
CC
10K欧姆
WE
SRAM读
该CY14B256K执行一个读周期,每当CE和
OE是低电平,而我们和HSB高。指定的地址
对引脚
0-14
确定哪一个32752字节的数据应
被访问。当读取由一个地址开始
转换时,输出将吨的延迟之后是有效
AA
(阅读
循环#1) 。如果读通过CE或OE启动,输出会
是在t有效
ACE
或者在t
美国能源部
,以较迟者为准(读周期# 2 ) 。
数据输出将重复响应地址变更
内的T
AA
无需转换就访问时间
任何控制输入引脚,并保持有效,直到另一个
地址变更或直到CE或OE变为高电平,否则我们还是
HSB被拉低。
SRAM写
写周期完成时CE和WE都为低电平
和HSB高。地址输入之前必须是稳定的
进入写周期,必须保持稳定,直到
CE或WE变为高电平在周期的末端。在数据
通用IO引脚DQ
0–7
被写入到该数据存储器
有效吨
SD
答:我们控制的写或结束前前
一个CE控制写入结束。 OE必须保持高
在整个写周期,以避免对数据总线争用
通用IO线。如果OE保持低电平,内部电路将关闭
输出缓冲器吨
HZWE
当我们变低。
为了减少不必要的非易失性存储,自动存储和
五金店操作将被忽略,除非至少有一个
自最近一次写操作发生
存储或调用周期。启动软件商店周期
一个写操作是否有考虑执行
发生了。 HSB的信号可以由系统来监测
用于检测自动存储周期正在进行中。
五金店( HSB )操作
该CY14B256K提供了HSB引脚用于控制和
在确认存储操作。在HSB引脚可
用于请求五金店周期。当HSB引脚
驱动为低电平时, CY14B256K将有条件地启动
吨后STORE操作
延迟
。实际STORE周期将
才开始,如果写入SRAM发生了自上次
存储或调用周期。 HSB的销也作为一个开放
漏极驱动程序是一种内部驱动到低电平,表示忙碌
条件而STORE (通过任何手段发起的)是
进展情况。
SRAM的读写操作都在进步
当HSB被拉低以任何方式给予时间
完成启动存储操作之前。 HSB后
变为低电平时, CY14B256K将继续的SRAM操作为
t
延迟
。在t
延迟
,多个SRAM读取操作
成行。如果一个写正在进行时HSB被拉低
这将允许一个时间t
延迟
,即可完成。然而,任何
HSB后要求SRAM写周期变低会
禁止直到返回HSB高。
在任何商店的操作,不管是怎么回事
开始时, CY14B256K将继续推动HSB引脚
低,释放它,只有当实体店完成。上
存储操作的CY14B256K建成后,将
仍然被禁止,直到HSB引脚为高电平。
HSB如果不使用,则必须悬空。
第23页3
自动存储操作
使用三种之一的CY14B256K将数据存储到的nvSRAM
存储操作。这三个存储操作
五金店 - 由HSB ,软件商店激活 - 激活
由一个地址序列,并自动存储 - 在器件上电
下来。自动存储操作的一大特色
QuantumTrap技术,默认情况下启用的
CY14B256K.
在正常操作期间,该装置将利用电流从V
CC
到连接至V的电容器进行充电
引脚。此存储
电荷将通过该芯片可用于执行一个单一的商店
操作。如果在V的电压
CC
引脚低于V
开关
,
该部分将自动断开V
引脚从V
CC
.
存储操作将通过随附的电源启动
V
电容。
图1
示出了存储电容器的正确的连接。
V
自动存储操作。参阅
直流电气
第13页上的特点
对于V的大小
。电压
在V
引脚通过一个电荷泵内部驱动以5V
文件编号: 001-06431修订版* E
0.1
U
F
[+ ]反馈
初步
硬件RECALL (上电)
上电时,或在任何低功耗状态(V
CC
& LT ;
V
开关
),内部RECALL请求将被锁存。当
V
CC
再次超过V的检测电压
开关
, a
RECALL周期将自动启动,并会采取
t
HRECALL
来完成。
CY14B256K
和不写周期的序列中被使用。它不是
必要的操作环境是低的顺序是有效的。后
经t
商店
周期已经完成,该SRAM将再次
被激活的读取和写入操作。
软件RECALL
数据可从非易失性存储器传送到
SRAM通过软件地址序列。软件RECALL
周期开始与读取操作的顺序
以类似于软件商店引发。要启动
RECALL周期,CE的下列顺序读取控制
操作必须被执行:
1.阅读地址0x0E38 ,有效的读
2.读地址0x31C7 ,有效的读
3.阅读地址0x03E0 ,有效的读
4.阅读地址0x3C1F ,有效的读
5.读地址0x303F ,有效的读
6.读地址0x0C63 ,启动RECALL周期
在内部,召回是一个两步的过程。首先,对SRAM
数据被清除,且第二,非易失性信息是
转移到SRAM单元。之后的T
召回
周期
该SRAM将再次准备好读取和写入
绝不operations.The RECALL操作改变的数据
非易失性元素。
软件商店
数据可以从SRAM被转移到非易失性
存储器由一个软件地址序列。该CY14B256K
软件商店周期由执行顺序CE启动
从六个具体地址位置控制的读周期
确切顺序。在STORE周期以前的擦除
首先,进行非易失性数据,随后的一个节目
非易失性元素。一旦一条STORE周期开始,
进一步的输入和输出被禁止,直到循环
完成。
由于序列读取来自特定地址是
用于商店开始,重要的是,没有其它READ
或写访问干预的顺序,或
序列将被中止,并没有存储或调用会
的地方。
要启动的软件商店周期,下面读
序列必须执行:
1.阅读地址0x0E38 ,有效的读
2.读地址0x31C7 ,有效的读
3.阅读地址0x03E0 ,有效的读
4.阅读地址0x3C1F ,有效的读
5.读地址0x303F ,有效的读
6.读地址0x0FC0 ,启动STORE周期
该软件程序的时钟可以与CE控制
读或OE控制的读取。一旦在第六地址
序列已被输入时, STORE周期将开始
与芯片将被禁用。读取周期是非常重要的
表1.模式选择
CE
H
L
L
L
WE
X
H
L
H
OE
X
L
X
L
A13–A0
X
X
X
0x0E38
0x31C7
0x03E0
0x3C1F
0x303F
0x0FC0
0x0E38
0x31C7
0x03E0
0x3C1F
0x303F
0x0C63
数据保护
该CY14B256K保护数据从损坏中低
电压条件下抑制所有外部发起STORE
和写入操作。当检测到低电压状态
当V
CC
& LT ; V
开关
。如果CY14B256K处于写模式
(包括CE和WE低)在上电时,召回后,或在
一个店,写操作将被禁止,直到负
检测CE或WE过渡。这可以防止
在上电和掉电条件下无意中写道。
模式
未选择
读SRAM
写入SRAM
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
非易失性商店
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
非易失性召回
IO
输出高Z
输出数据
输入数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出高Z
输出数据
输出数据
输出数据
输出数据
输出数据
输出高Z
动力
待机
活跃
活跃
活跃
I
CC2
[1, 2, 3]
L
H
L
活跃
[1, 2, 3]
注意事项:
1.六个连续的地址位置必须是在顺序listed.WE必须为高电平期间,所有6个周期,以使非易失性周期。
2.虽然对所述CY14B256K 15条地址线,只有较低的14行被用于控制软件模式。
3. IO状态取决于OE的状态。所示的投入产出表是基于OE低。
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第23页4
[+ ]反馈
初步
噪声考虑
该CY14B256K是一个高速存储器,所以必须有
约0.1μF高频旁路电容
连接V之间
CC
和V
SS
使用线索和痕迹
是尽可能地短。如同所有的高速CMOS集成电路,
仔细布线电源,接地,并且信号会降低电路
噪声。
小时运营
CY14B256K
较低的平均有功功率
CMOS技术提供CY14B256K允许
绘制较少的电流,当它被循环在时间超过50不再
NS 。
图2
显示我的关系
CC
和阅读
和/或写入周期时间。最坏情况下的电流消耗
所示为商业级温度范围,V
CC
= 3.45V ,和
芯片启动时的最大频率。只有待机电流
当芯片被禁用绘制。整体的平均电流
由CY14B256K绘制依赖于以下项目:
芯片1. 1The占空比实现。
2.整个周期率的访问。
3的读写比。
4.操作温度。
5. V
CC
的水平。
6. IO负载。
图2.电流与周期时间
时钟寄存器保持时间长达9,999年的1
第二个增量。用户可以将时间设定为任意的日历
时间和时钟自动保存的天轨
周,月,闰年,以及世纪过渡。那里
有八个寄存器专用于时钟的功能是
用于设置时间与写入周期,并在一个读取时间
读周期。这些寄存器包含日的BCD时间
格式。定义为0的位当前未使用且被
通过赛普拉斯保留。
读时钟
尽管双缓冲RTC寄存器结构降低了
从时钟读取不正确的数据的机会,你停止
内部更新到CY14B256K时钟寄存器之前
读取时钟数据以防止在过渡数据的读出。
停止内部寄存器更新不会影响时钟
准确度。更新过程是通过写1到停止
读位R(在国旗在0x7FF0注册) ,并且不会重新启动
直到把0写入到读出位。 RTC寄存器可以再
而内部时钟继续运行被读取。在20毫秒
之后将0写入到读出位,所有CY14B256K寄存器是
同时更新。
设置时钟
写位W (在国旗在0x7FF0寄存器)设置为1
停止更新到CY14B256K寄存器。正确的一天,
日期和时间可以被写入到寄存器中以24小时
BCD格式。写入的时间被称为基本时间。
该值被存储在非易失性寄存器,在使用
的当前时间计算。重新写入位为0
传送这些值与实际时钟的计数器,在这之后
时钟恢复正常运行。
备用电源
该RTC的CY14B256K用于永久供电
操作。无论是V
RTCcap
或V
RTCbat
引脚连接
这取决于电容器或电池是否被选择用于
应用程序。当主电源,V
CC
,失败,下面滴
V
开关
该设备将切换到备用电源。
时钟振荡器使用非常小的电流,从而最大限度地提高
备份时间可从备份源。无论
除去了主源,数据时钟的操作
存储的nvSRAM是安全的,已被存储在所述
非易失性元件作为动力丢失。
在备份操作中CY14B256K消耗
最大为300μA为2V 。电容器或电池值必须
根据应用来选择。备份时间值
基于最大电流的规格示于
表2中, RTC
备份时间。
标称的时间是大约3倍的时间。
表2. RTC备份时间
电容值
0.1F
0.47F
1.0F
备份时间
72小时
14天
30天
实时时钟运行
nvTIME操作
该CY14B256K由内部寄存器包含
时钟,闹钟,看门狗,中断和控制功能。
时钟和时钟/定时器的内部双缓冲
注册信息阻止访问内部转型
一个读或写操作过程中的时钟数据。双缓冲
也避开干扰正常的时间计数或时钟
内部时钟的准确性在访问时钟数据。
时钟和报警寄存器存储BCD格式的数据。
使用一个电容器具有充电备份的优点
源的每个系统上电时。如果电池是
使用一个3V锂,建议和CY14B256K会
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第23页5
[+ ]反馈
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