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初步
CY14B256L
256千位( 32K ×8 )的nvSRAM
特点
• 25纳秒, 35纳秒,和45 ns访问时间
• “放手”自动
商店
在断电时,只有一个
小电容
商店
以QuantumTrap ™非易失性元件启动
通过软件,器件引脚或自动存储™在掉电
召回
通过软件或功率可达SRAM启动
=无限
读,写,
召回
周期
•10 mA典型我
CC
在200 ns的周期时间
• 200,000
商店
周期来QuantumTrap
20年的数据保存@ 55°C
•有+ 15%的公差3V单电源运行, -10 %
•商业和工业温度
• SOIC和SSOP封装
•符合RoHS标准
功能说明
赛普拉斯CY14B256L是一个快速静态RAM与nonvol-
atile元件中的每个存储单元。嵌入式非易失性
元素结合QuantumTrap技术生产
世界上最可靠的非易失性存储器。该SRAM提供
而独立的,非易失性无限读写周期
数据驻留在高度可靠的QuantumTrap细胞。数据
从SRAM传输到非易失性元件(在
STORE操作)自动发生的断电。
上电时,数据被恢复到SRAM中( RECALL的
操作)从非易失性存储器中。存储和
RECALL操作也是在软件控制下使用。
逻辑框图
QuantumTrap
512 X 512
A
5
A
6
A
7
A
8
A
9
A
11
A
12
A
13
A
14
V
CC
V
商店
动力
控制
商店/
召回
控制
行解码器
静态RAM
ARRAY
512 X 512
召回
HSB
软件
检测
COLUMN IO
A
13
-
A
0
DQ
0
DQ
2
DQ
3
DQ
4
DQ
5
DQ
6
DQ
7
输入缓冲器
DQ
1
COLUMN DEC
A
0
A
1
A
2
A
3
A
4
A
10
OE
CE
WE
赛普拉斯半导体公司
文件编号: 001-06422修订版* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年1月27日
[+ ]反馈
初步
销刀豆网络gurations
V
CC
NC
HSB
WE
A
13
A
8
A
9
NC
A
11
NC
NC
NC
V
SS
NC
NC
DQ
6
OE
A
10
CE
DQ7
DQ5
DQ4
DQ3
V
CC
CY14B256L
V
NC
A
14
A
12
A
7
A
6
A
5
NC
A
4
NC
NC
NC
V
SS
NC
NC
DQ0
A
3
A
2
A
1
A
0
DQ1
DQ2
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
48-SSOP
顶视图
(不按比例)
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
V
A
14
A
12
A
7
A
6
A
5
A
4
A
3
NC
A
2
A
1
A
0
DQ
0
DQ
1
DQ
2
V
SS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
32
31
30
29
28
27
V
CC
HSB
WE
A
13
A
8
A
9
A
11
OE
NC
A
10
CE
DQ
7
DQ
6
DQ
5
DQ
4
DQ
3
32 - 引脚SOIC
顶视图
(不按比例)
26
25
24
23
22
21
20
19
18
17
文件编号: 001-06422修订版* E
第17页2
[+ ]反馈
初步
引脚德网络nitions
引脚名称
A
0
– A
14
NC
WE
CE
OE
V
SS
V
CC
HSB
IO类型
输入
描述
地址输入用于选择其中一个32,768字节的NVSRAM 。
CY14B256L
DQ0 - DQ7输入输出
双向数据IO线。
作为根据操作的输入或输出线路。
无连接
未连接。
该管脚没有连接到模具上。
输入
输入
输入
写使能输入,低电平有效。
当选择低,实现了数据的IO引脚被写入
由CE的下降沿锁存的地址位置。
芯片使能输入,低电平有效。
当低,选择芯片。当HIGH ,取消选择的芯片。
输出使能,低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。拉高OE HIGH导致IO引脚三态。
地面的装置。
必须连接到该系统的地面。
电源
电源输入到该设备。
输入输出
五金店忙。
当这种低输出指示五金店正在进行中。当拉
低外部芯片它发起的非易失性存储操作。内部弱上拉电阻
如果保持不连接该引脚为高电平。 (连接可选)
电源
自动存储电容。
提供电源的nvSRAM在断电时,从SRAM数据存储
非易失性元件。
通用IO引脚IO
0–7
将被写入到存储器吨
SD
答:我们控制的写结束前或结束前
一个CE控制的写。保持OE HIGH整个过程
写周期,以避免常见的IO数据总线争
线。
如果OE保持低电平,内部电路关闭输出缓冲器
t
HZWE
当我们变低。
V
设备操作
该CY14B256L的nvSRAM是由两个功能
部件配对在相同的物理单元中。这些都是一
SRAM的存储单元和一个非易失性QuantumTrap细胞。该
SRAM存储单元作为一个标准的快速静态RAM 。
在SRAM中的数据可以传输到非易失性细胞
(对STORE操作) ,或从非易失性细胞到SRAM的
(调用操作) 。这种独特的架构允许所有
细胞被存储和调用并行。在STORE
和RECALL操作SRAM的读写操作
被禁止。该CY14B256L支持无限读取和
就像一个典型的SRAM写入。此外,它提供了无限
从非易失性单元和高达RECALL操作
200000存储操作。
自动存储操作
使用三种之一的CY14B256L将数据存储到的nvSRAM
存储操作。这三个操作硬件
商店,通过HSB ,软件商店激活,通过激活
地址序列,并自动存储,在设备断电。
自动存储操作QuantumTrap的一大特色
技术默认情况下,在CY14B256L启用。
在正常操作期间,该器件消耗的电流从V
CC
到连接至V的电容器进行充电
引脚。此存储
电荷将通过该芯片可用于执行一个单一的商店
操作。如果在V的电压
CC
引脚低于V
开关
,
部分自动断开V
引脚从V
CC
. A
STORE操作将通过随附的电源启动
V
电容。
图1
第4页上显示存储的正确连接
电容(V
)自动存储操作。参阅
DC
第7页上的电气特性
对于V的大小
。该
电压在V
引脚通过一个电荷泵驱动到5V
内部的芯片。上拉必须放在我们拿着它
在上电期间无效。
为了减少不必要的非易失性存储,自动存储,并
五金店操作将被忽略,除非至少有一个
自最近一次写操作发生
存储或调用周期。启动软件商店周期
一个写操作是否有考虑执行
发生了。 HSB的信号可以由系统来监测
用于检测自动存储周期正在进行中。
第17页3
SRAM读
该CY14B256L执行一个读周期,每当CE和
OE是低电平,而我们和HSB高。指定的地址
对引脚
0-14
确定哪些32,768字节的数据将
被访问。当读取由一个地址开始
转换时,输出将吨的延迟之后是有效
AA
(阅读
循环1) 。如果读通过CE或OE启动,输出会
是在t有效
ACE
或者在t
美国能源部
,以较迟者为准(读周期2 ) 。
数据输出重复响应地址变更
内的T
AA
无需转换就访问时间
任何控制输入引脚,并保持有效,直到另一个地址
更改或直到CE或OE变为高电平,否则我们还是HSB是
拉低。
SRAM写
写周期完成时CE和WE都为低电平
和HSB高。地址输入必须是稳定的前
进入写周期,必须保持稳定,直到
CE或WE变为高电平在周期的末端。在数据
文件编号: 001-06422修订版* E
[+ ]反馈
初步
图1.自动存储模式
V
CC
V
V
CY14B256L
V
CC
10K欧姆
从六个具体的地址位置CE控制的读周期
按正确的顺序。在商店周期的擦除
首先执行先前的非易失性数据,接着是
非易失性元素的节目。一旦STORE周期
发起进一步的输入和输出被禁止,直到循环
完成。
由于序列读取来自特定地址是
用于商店开始,重要的是,没有其它READ
或写访问干预的顺序,或
序列将被中止,并没有存储或调用花费
的地方。
要启动的软件商店周期,下面读
序列必须执行:
1.阅读地址0x0E38 ,有效的读
2.读地址0x31C7 ,有效的读
3.阅读地址0x03E0 ,有效的读
4.阅读地址0x3C1F ,有效的读
5.读地址0x303F ,有效的读
6.读地址0x0FC0 ,启动STORE周期
WE
0.1
U
F
五金店( HSB )操作
该CY14B256L提供了HSB引脚用于控制和
在确认存储操作。使用HSB引脚来
请求五金店周期。当HSB引脚驱动
低时, CY14B256L有条件启动STORE操作
吨后
延迟
。实际STORE周期只有开始,如果在写
SRAM的发生上次存储或调用周期。
在HSB引脚还充当开漏驱动器是内部
驱动为低电平,表示处于忙碌状态,而商店
(通过任何方式发起)正在进行中。
SRAM的读写操作都在进步
当HSB被拉低以任何方式给予时间
完成启动存储操作之前。 HSB后
变为低电平时, CY14B256L继续SRAM的操作
t
延迟
。在t
延迟
,多个SRAM读取操作
成行。如果一个写正在进行时HSB被拉低
这将允许一个时间t
延迟
,即可完成。然而,任何
HSB后要求SRAM写周期变低会
禁止直到返回HSB高。
在任何商店的操作,不管是怎么回事
开始时, CY14B256L继续推动HSB引脚为低电平,
释放它只有当存储完成。上
在存储操作完成CY14B256L保持
被禁止,直到HSB引脚为高电平。
HSB如果不使用,则必须悬空。
该软件程序的时钟可以与CE控制
读或OE控制的读取。一旦在第六地址
该序列已被输入时, STORE周期
开始,并在芯片将被禁用。重要的是
读周期,而不是写周期的顺序使用。
该OE为低电平的序列是有效的,没有必要。
的T后
商店
周期已经满足,将SRAM
再次被激活,读取和写入操作。
软件RECALL
数据可从非易失性存储器传送到
SRAM通过软件地址序列。软件RECALL
周期开始与读取操作的顺序
以类似于软件商店引发。要启动
RECALL周期,将按照下列顺序CE的控制
读操作必须被执行的:
1.阅读地址0x0E38 ,有效的读
2.读地址0x31C7 ,有效的读
3.阅读地址0x03E0 ,有效的读
4.阅读地址0x3C1F ,有效的读
5.读地址0x303F ,有效的读
6.读地址0x0C63 ,启动RECALL周期
在内部,召回是一个两步的过程。首先,对SRAM
数据被清除,且第二,非易失性信息是
转移到SRAM单元。之后的T
召回
周期
该SRAM将再次准备好读取和写入
操作。此次召回的操作不会改变数据
非易失性元素。
硬件RECALL (上电)
在上电期间或之后任何低功率条件
(V
CC
& LT ; V
开关
),内部RECALL请求将被锁存。
当V
CC
再次超过V的检测电压
开关
,
召回周期将自动启动,并采取
t
HRECALL
来完成。
数据保护
该CY14B256L保护数据从损坏中低
电压条件下抑制所有外部发起STORE
和写入操作。当检测到低电压状态
当V
CC
& LT ; V
开关
。如果CY14B256L处于写模式
(包括CE和WE低)在上电时,召回后,或在
一个店,写操作将被禁止,直到负
检测CE或WE过渡。这可以防止
在上电或掉电情况下的意外写操作。
第17页4
软件商店
数据可以从SRAM被转移到非易失性
存储器由一个软件地址序列。该CY14B256L
软件商店周期由执行顺序启动
文件编号: 001-06422修订版* E
[+ ]反馈
初步
表1.模式选择
CE
H
L
L
L
WE
X
H
L
H
OE
X
L
X
L
A13 – A0
X
X
X
0x0E38
0x31C7
0x03E0
0x3C1F
0x303F
0x03F8
0x0E38
0x31C7
0x03E0
0x3C1F
0x303F
0x07F0
0x0E38
0x31C7
0x03E0
0x3C1F
0x303F
0x0FC0
0x0E38
0x31C7
0x03E0
0x3C1F
0x303F
0x0C63
模式
未选择
读SRAM
写入SRAM
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储
关闭
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储
启用
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
非易失性商店
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
非易失性
召回
IO
CY14B256L
动力
待机
活跃
活跃
活跃
[1, 2, 3]
输出高阻
输出数据
输入数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出高阻
输出数据
输出数据
输出数据
输出数据
输出数据
输出高阻
L
H
L
活跃
[1, 2, 3]
L
H
L
我主动
CC2[1, 2, 3]
L
H
L
活跃
[1, 2, 3]
笔记
1.六个连续的地址位置必须是在列出的顺序。我们必须为高电平期间所有六个周期,使非易失性周期。
2.虽然对所述CY14B256L 15条地址线,只有较低的14行被用于控制软件模式。
3. IO状态取决于OE的状态。所示的IO表假设OE低。
文件编号: 001-06422修订版* E
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