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初步
CY14E064L
64千位( 8K ×8 )的nvSRAM
特点
• 25 ns到45 ns的访问时间
• “放手”自动
商店
电力打倒
外接68μF电容
商店
到QuantumTrap
®
非易失性元件是
通过软件,硬件或自动存储启动
®
on
掉电
召回
到SRAM启动的软件或电
•无限
读,写
召回
周期
•10 mA典型我
CC
在200 ns的周期时间
• 1,000,000
商店
周期来QuantumTrap
• 100年的数据保存到QuantumTrap
•单5V工作电压+ 10 %
•商业温度
• SOIC封装
•符合RoHS标准
功能说明
赛普拉斯CY14E064L是一个快速静态RAM与nonvol-
atile元件中的每个存储单元。嵌入式非易失性
元素结合QuantumTrap技术生产
世界上最可靠的非易失性存储器。该SRAM提供
无限的读写周期,而独立的,非易失性
数据驻留在高度可靠的QuantumTrap细胞。数据
从SRAM传输到非易失性元件(在
STORE操作)自动发生的断电。
上电时,数据被恢复到SRAM (该RECALL
操作)从非易失性存储器中。无论是商店和
RECALL操作也是在软件控制下使用。
五金店可以用HSB引脚启动。
逻辑框图
V
CC
V
A
5
量子阱
128 X 512
商店
行解码器
静态RAM
ARRAY
128 X 512
召回
A
6
A
7
A
8
A
9
A
11
A
12
动力
控制
商店/
召回
控制
HSB
软件
检测
列I / O
输入缓冲器
COLUMN DEC
A
0
-
A
12
DQ
0
DQ
1
DQ
2
DQ
3
DQ
4
DQ
5
DQ
6
DQ
7
A
0
A
1
A
2
A
3
A
4
A
10
OE
CE
WE
赛普拉斯半导体公司
文件编号: 001-06543修订版* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年11月28日
[+ ]反馈
初步
销刀豆网络gurations
V
A
12
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
DQ0
DQ1
DQ2
V
SS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
CY14E064L
V
CC
WE
HSB
A
8
28-SOIC
顶视图
(不按比例)
A
9
A
11
OE
A
10
CE
DQ7
DQ6
DQ5
DQ4
DQ3
引脚德网络nitions
引脚名称
A
0
–A
12
WE
CE
OE
V
SS
V
CC
HSB
I / O类型
输入
输入
输入
输入
描述
用于选择的8,192字节的nvSRAM中的一个地址输入。
写使能输入,低电平有效。
当选择低,实现了数据的I / O引脚被写入
地址位置由CE的下降沿锁存。
芯片使能输入,低电平有效。
当低,选择芯片。当HIGH ,取消选择的芯片。
输出使能,低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。拉高OE HIGH导致I / O引脚为三态。
地面的装置。
应连接到该系统的地面。
DQ0 - DQ7输入/输出
双向数据I / O线。
作为根据操作的输入或输出线路。
电源
电源输入到该设备。
输入/输出
五金店忙。
当这种低输出指示五金店正在进行中。当拉
低外部的芯片将启动一个非易失性存储操作。内部弱上拉电阻
如果保持不连接该引脚为高电平。 (连接可选)
电源
自动存储
®
电容。
提供电源的nvSRAM在断电时,从SRAM数据存储
非易失性元件。
V
文件编号: 001-06543修订版* C
第16页2
[+ ]反馈
初步
设备操作
该CY14E064L的nvSRAM是由两个功能
部件配对在相同的物理单元中。这些都是一
SRAM的存储单元和一个非易失性QuantumTrap细胞。该
SRAM存储单元作为一个标准的快速静态RAM 。
在SRAM中的数据可以传输到非易失性细胞
(对STORE操作) ,或从非易失性细胞到SRAM的
(调用操作) 。这种独特的架构允许所有
细胞被存储和调用并行。在STORE
和RECALL操作SRAM的读写操作
被禁止。该CY14E064L支持无限读取和
就像一个典型的SRAM写入。此外,它提供了无限
从非易失性单元和高达RECALL操作
百万存储操作。
CY14E064L
图1
示出了存储电容器的正确连接
(V
)自动存储操作。参阅直流字符
对于V的大小开创性意义的表
。在V的电压
由电荷泵芯片内部驱动到5V 。上拉
应放在WE持有上电时它处于非活动状态。
10K欧姆
1
28
27
26
SRAM读
该CY14E064L执行一个读周期,每当CE和
OE是低电平,而我们和HSB高。指定的地址
对引脚
0–12
决定了其中的8192个字节的数据将是
访问。当读取由一个地址开始
转换时,输出将吨的延迟之后是有效
AA
(阅读
循环#1) 。如果读通过CE或OE启动,输出会
是在t有效
ACE
或者在t
美国能源部
,以较迟者为准(读周期# 2 ) 。
数据输出将重复响应地址变更
内的T
AA
无需转换就访问时间
任何控制输入引脚,并保持有效,直到另一个
地址变更或直到CE或OE变为高电平,否则我们还是
HSB被拉低。
68
U
F
6v, +20%
U
0.1 F
绕行
14
15
SRAM写
写周期完成时CE和WE都为低电平
和HSB高。地址输入之前必须是稳定的
进入写周期,必须保持稳定,直到
CE或WE变为高电平在周期的末端。在数据
通用I / O引脚I / O
0–7
将被写入到存储器,如果它是
有效吨
SD
答:我们控制的写或结束前前
一个CE控制写入结束。所以建议
OE保持高在整个写周期,以避免数据
总线争用的通用I / O线。如果OE为左低,内部
电路将关闭输出缓冲区吨
HZWE
之后,我们去
低。
图1.自动存储
®
模式
10K欧姆
10K欧姆
1
28
27
26
自动存储操作
使用三种之一的CY14E064L将数据存储到的nvSRAM
存储操作。这三个操作硬件
商店,通过HSB ,软件商店激活,通过激活
地址序列,并自动存储,在设备断电。
自动存储操作QuantumTrap的一大特色
技术默认情况下,在CY14E064L启用。
在正常操作期间,该装置将利用电流从V
CC
到连接至V的电容器进行充电
引脚。此存储
电荷将通过该芯片可用于执行一个单一的商店
操作。如果在V的电压
CC
引脚低于V
开关
,
该部分将自动断开V
引脚从V
CC
.
存储操作将通过随附的电源启动
V
电容。
U
0.1 F
绕行
14
15
图2.系统电源模式
文件编号: 001-06543修订版* C
第16页3
10K欧姆
[+ ]反馈
初步
在系统上电模式下两个V
CC
和V
被连接到
没有68 μF电容的+ 5V电源。在这
模式CY14E064L的自动存储功能,将操作
对存储系统的充电功率下降。用户
但是,必须保证V
CC
不低于3.6V
在10毫秒STORE周期。
如果不需要对功率损失的自动商店,则V
CC
可连接到接地和+ 5V施加到V
(图
3).
是自动存储禁止模式,其中,自动存储功能
被禁用。如果CY14E064L在此配置中操作时,
引用V
CC
应该改变到V
在本
数据表。在这种模式下,商店操作可被触发
通过软件控制或HSB引脚。它是不允许的
这三个选项“对飞”之间切换。
CY14E064L
t
延迟
。在t
延迟
,多个SRAM读取操作
成行。如果一个写正在进行时HSB被拉低
这将允许一个时间t
延迟
,即可完成。然而,任何
HSB后要求SRAM写周期变低会
禁止直到返回HSB高。
在HSB引脚可用于同步多个CY14E064L
在使用单个较大的电容器。在此模式下运行
在HSB引脚应连接在一起的HSB引脚
从其他CY14E064L 。一个外部上拉电阻到+ 5V
是必需的,因为HSB作为一个漏极开路下拉。该
V
从其他CY14E064L部分引脚可以连
在一起并共享单个电容器。该电容的大小必须
通过连接到它的设备的数量进行调整。当任何
该CY14E064L的一个检测到的功率损耗,并声称HSB ,
常见的HSB引脚将导致所有部件请求STORE
周期(一个STORE将在这些CY14E064L有
被写入自上次非易失周期) 。
在任何商店的操作,不管是怎么回事
开始时, CY14E064L将继续推动HSB引脚
低,释放它,只有当实体店完成。上
存储操作的CY14E064L建成后,将
仍然被禁止,直到HSB引脚为高电平。
如果HSB不使用,应悬空。
0.1
U
F
绕行
10K欧姆
1
28
27
26
10K欧姆
硬件RECALL (上电)
在上电期间或之后的任何低功耗状态(V
CC
& LT ;
V
开关
),内部RECALL请求将被锁存。当
V
CC
再次超过V的检测电压
开关
, a
RECALL周期将自动启动,并会采取
t
HRECALL
来完成。
如果CY14E064L处于写状态的电结束
回想一下,在SRAM的数据将被破坏。为了避免这种
的情况下,一个10千欧的电阻应连接两种
WE和System V之间
CC
或CE和System V之间
CC
.
14
15
软件商店
数据可以从SRAM被转移到非易失性
存储器由一个软件地址序列。该CY14E064L
软件商店周期由执行顺序启动
从六个具体的地址位置CE控制的读周期
按正确的顺序。在商店周期的擦除
首先执行先前的非易失性数据,接着是
非易失性元素的节目。一旦STORE周期
发起进一步的输入和输出被禁止,直到循环
完成。
由于序列读取来自特定地址是
用于商店开始,重要的是,没有其它READ
或写访问干预的顺序,或
序列将被中止,并没有存储或调用会
的地方。
要启动的软件商店周期,下面读
序列必须执行:
1.阅读地址为0x0000 ,有效的读
2.读地址0x1555 ,有效的读
3.阅读地址0x0AAA ,有效的读
4.阅读地址0x1FFF的,有效的读
5.读地址0x10F0 ,有效的读
6.读地址0x0F0F ,启动STORE周期
图3.自动存储禁止模式
为了减少不必要的非易失性存储,自动存储和
五金店操作将被忽略,除非至少有一个
自最近一次写操作发生
存储或调用周期。启动软件商店周期
一个写操作是否有考虑执行
发生了。 HSB的信号可以由系统来监测
用于检测自动存储周期正在进行中。
五金店( HSB )操作
该CY14E064L提供了HSB引脚用于控制和
在确认存储操作。在HSB引脚可
用于请求五金店周期。当HSB引脚
驱动为低电平时, CY14E064L将有条件地启动
吨后STORE操作
延迟
。实际STORE周期将
才开始,如果写入SRAM发生了自上次
存储或调用周期。 HSB的销还充当
开漏驱动器的内部驱动到低电平,表示忙碌
条件而STORE (通过任何手段发起的)是
进展情况。
SRAM的读写操作都在进步
当HSB被拉低以任何方式给予时间
完成启动存储操作之前。 HSB后
变为低电平时, CY14E064L将继续的SRAM操作为
文件编号: 001-06543修订版* C
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[+ ]反馈
初步
该软件程序的时钟可以与CE控制
读或OE控制的读取。一旦在第六地址
该序列已被输入时, STORE周期将
开始,该芯片将被禁用。重要的是
读周期和不写周期的序列中被使用,
虽然不是必需的操作环境是低的顺序
是有效的。之后的T
商店
周期已经满足,
SRAM将再次被激活,读取和写入操作。
1.芯片的占空比实现。
2.整个周期率的访问。
3的读写比。
4. CMOS与TTL电平输入。
5.操作温度。
6, V
CC
的水平。
7. I / O负载。
CY14E064L
软件RECALL
数据可从非易失性存储器传送到
SRAM通过软件地址序列。软件RECALL
周期开始与读取操作的顺序
以类似于软件商店引发。要启动
RECALL周期,将按照下列顺序CE的控制
读操作必须被执行的:
1.阅读地址为0x0000 ,有效的读
2.读地址0x1555 ,有效的读
3.阅读地址0x0AAA ,有效的读
4.阅读地址0x1FFF的,有效的读
5.读地址0x10F0 ,有效的读
6.读地址0x0F0E ,启动RECALL周期
在内部,召回是一个两步的过程。首先,对SRAM
数据被清除,且第二,非易失性信息是
转移到SRAM单元。之后的T
召回
周期
该SRAM将再次准备好读取和写入
操作。在没有办法调用操作改变的数据
在非易失性元件。
数据保护
在CY14E064L时可防止数据损坏
低电压条件下抑制所有外部发起
STORE和写入操作。在低电压的条件是
当检测到V
CC
& LT ; V
开关
。如果CY14E064L是在一个
写模式(包括CE和WE低)在上电时,后一
回想一下,或商店之后,写操作将被禁止,直到
检测CE或WE负跳变。这保护
防止意外在上电或掉电写道:
条件。
图4.电流与周期时间(READ )
噪声考虑
该CY14E064L是一个高速存储器,所以必须有一个
约0.1μF的高频旁路电容
连接V之间
CC
和V
SS
使用线索和痕迹
是尽可能地短。与所有的高速CMOS集成电路,
仔细布线电源,接地,并且信号会降低电路
噪声。
较低的平均有功功率
CMOS技术提供了CY14E064L的好处
绘制显著较少的电流,当它被循环在时间
低于50 ns更长。
图4
示的关系
I
CC
和读/写周期时间。最坏情况下的电流
消费所示的CMOS和TTL电平输入
(商业级温度范围, VCC = 5.5V ,占空比为100%
在芯片使能) 。只有待机电流绘制的芯片时,
被禁用。通过所绘制的总平均电流
CY14E064L依赖于以下项目:
图5.电流与周期(写)
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相关元器件产品Datasheet PDF文档

CY14E064L-SZ25XIT

64 Kbit (8K x 8) nvSRAM
15 CYPRESS

CY14E064L-SZ35CT

Non-Volatile SRAM, 8KX8, 35ns, CMOS, PDSO28, 0.350 INCH, ROHS COMPLIANT, SOIC-28
0 CYPRESS

CY14E064L-SZ35I

Non-Volatile SRAM, 8KX8, 35ns, CMOS, PDSO28, 0.350 INCH, ROHS COMPLIANT, SOIC-28
0 CYPRESS