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CY2SSTV857ZXI-27T 差分时钟缓冲器/驱动器DDR333 / PC2700兼容 (Differential Clock Buffer/Driver DDR333/PC2700-Compliant)
.型号:   CY2SSTV857ZXI-27T
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描述: 差分时钟缓冲器/驱动器DDR333 / PC2700兼容
Differential Clock Buffer/Driver DDR333/PC2700-Compliant
文件大小 :   151 K    
页数 : 9 页
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品牌   CYPRESS [ CYPRESS SEMICONDUCTOR ]
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100%
CY2SSTV857-27
引脚说明
引脚数
13, 14
35
36
3, 5, 10, 20, 22
2, 6, 9, 19, 23
27, 29, 39, 44, 46
26, 30, 40, 43, 47
32
引脚名称
CLK , CLK #
FBIN #
FBIN
Y(0:4)
Y#(0:4)
Y(9:5)
Y#(9:5)
FBOUT
I / O
[1]
I
I
I
O
O
O
O
O
引脚说明
差分时钟输入。
电动
特征
低压差分输入
反馈时钟输入。
连接到FBOUT #访问的差分输入
PLL 。
反馈时钟输入。
连接到FBOUT用于访问
PLL 。
时钟输出
时钟输出
时钟输出
时钟输出
反馈时钟输出。
连接到FBIN正常
操作。在此输出旁路电容的延迟将控制
参考输入/输出时钟的相位关系。
反馈时钟输出。
连接到FBIN #正常
操作。在此输出旁路电容的延迟将控制
参考输入/输出时钟的相位关系。
掉电#输入。
当PD #设为高电平时,所有的Q和Q #
输出被使能,并切换以相同的频率为时钟。
当设置为低,所有的Q和Q #输出被禁止的Hi- Z和
PLL掉电。
2.5V电源的输出时钟缓冲器。
2.5V电源的PLL 。
当VDDA为GND , PLL是
旁路和CLK直接缓冲到该设备输出。
在禁用( PD # = 0 )时, PLL掉电。
共同点
模拟地
标称值为2.5V
标称值为2.5V
差分输出
差分输出
差分输出
33
FBOUT #
O
37
PD #
I
4, 11,12,15, 21, 28,
34, 38, 45
16
VDDQ
AVDD
1, 7, 8, 18, 24, 25,
31, 41, 42, 48
17
VSS
AVSS
0.0V地面
0.0V模拟
当VDDA绑低, PLL被关闭,
绕过用于测试目的。
零延迟缓冲器
时作为零延迟缓冲器使用的CY2SSTV857-27将
很可能是在嵌套时钟树的应用程序。对于这些应用
系统蒸发散的CY2SSTV857-27提供差分时钟输入对
作为PLL的参考。该CY2SSTV857-27那么可以锁定
参考和转换接近零延迟低偏移
输出。对于正常操作,外部反馈输入,
FBIN ,被连接到所述反馈输出, FBOUT 。通过
反馈输出连接到反馈输入的
通过该装置的传播延迟被消除。该PLL
工作,以便与输入的基准边的输出边缘
从而产生接近零的延迟。参考频率
将影响静态相位PLL的偏移量,从而相对
输入和输出之间的延迟。
电源管理
输出使CY2SSTV857-27的/禁用控制允许
用户实施的功率管理方案进
设计。输出三态/禁用当PD #是
置为低电平(见
表1)。
注意:
1.旁路电容( 0.1μF )应放置在尽可能靠近每个电源正极引脚( <0.2 “)。如果这些旁路电容不能靠近引脚,其
高频滤波特性将通过迹线的引线电感被取消。
文件编号: 38-07464牧师* G
第2 9
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