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CY7C1354C-200AXC 9兆位( 256千×五百十二分之三十六K&times 18 )流水线SRAM与NOBL ™架构 (9-Mbit (256 K × 36/512 K × 18) Pipelined SRAM with NoBL? Architecture)
.型号:   CY7C1354C-200AXC
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描述: 9兆位( 256千×五百十二分之三十六K&times 18 )流水线SRAM与NOBL ™架构
9-Mbit (256 K × 36/512 K × 18) Pipelined SRAM with NoBL? Architecture
文件大小 :   1078 K    
页数 : 32 页
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品牌   CYPRESS [ CYPRESS SEMICONDUCTOR ]
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100%
CY7C1354C , CY7C1356C
引脚德网络nitions
引脚名称
A0, A1, A
BW
a
, BW
b
,
BW
c
, BW
d
,
WE
ADV / LD
I / O类型
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
引脚说明
用于选择的地址位置中的一个地址输入。
取样的上升沿
在CLK 。
字节写选择输入,低电平有效。
合格与我们进行写入SRAM 。
采样在CLK的上升沿。 BW
a
控制DQ
a
和DQP
a
, BW
b
控制DQ
b
和DQP
b
,
BW
c
控制DQ
c
和DQP
c
, BW
d
控制DQ
d
和DQP
d
.
写使能输入,低电平有效。
采样CLK的上升沿,如果CEN为低电平有效。这
信号必须置为低电平来启动写序列。
前进/负载输入用于推进芯片地址计数器或加载一个新的地址。
当高(和CEN为低电平)内部突发计数器前进。 LOW时,一
新的地址可以被装载到该装置用于接入。被取消后, ADV / LD应
驱动为低电平来加载一个新的地址。
时钟输入。
用于捕获所有的同步输入到设备中。 CLK为合格与CEN 。
如果CEN为低电平有效CLK时,才能识别。
芯片使能1输入,低电平有效。
采样在CLK的上升沿。配合使用
CE
2
和CE
3
选择/取消选择该设备。
芯片使能2输入,高电平有效。
采样在CLK的上升沿。配合使用
与CE
1
和CE
3
选择/取消选择该设备。
芯片使能3输入,低电平有效。
采样在CLK的上升沿。配合使用
CE
1
和CE
2
选择/取消选择该设备。
CLK
CE
1
CE
2
CE
3
OE
输入 -
时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
输出使能,低电平有效。
结合装置内部的同步逻辑块
异步控制的I / O引脚的方向。当低时,I / O引脚被允许表现为输出。
当拉高高, I / O引脚为三态,并作为输入数据引脚。在OE被屏蔽
从取消新兴当一个写序列的数据部分,在所述第一时钟
状态,当设备被取消。
输入 -
同步
I / O-
同步
时钟使能输入,低电平有效。
当置位低电平的时钟信号被识别
SRAM 。当无效高电平的时钟信号被屏蔽。由于取消断言CEN不
取消选择该设备,岑可用于在需要时扩展的前一周期。
双向数据I / O线。
作为输入,它们馈入,则触发芯片上的数据寄存器
由CLK的上升沿。作为输出,它们提供包含在存储位置中的数据
在读周期的前一个时钟的上升由地址指定。引脚方向
由OE和内部控制逻辑来控制。当OE为低电平时,引脚可以表现
为输出。当HIGH , DQ
a
-DQ
d
被放置在一个三态状态。的输出是
写序列的数据部分期间自动进入三态,在第一个时钟时,
出现从一个取消选定状态,并且当设备被取消选择,而不管该状态的
的OE 。
双向数据奇偶校验I / O线。
在功能上,这些信号是相同的DQ
[ A:D ] 。
写序列, DQP
a
通过控制体重
a
, DQP
b
通过控制体重
b
, DQP
c
通过控制
BW
c
和DQP
d
通过控制体重
d
.
CEN
DQ
S
DQP
X
I / O-
同步
模式
输入带针
模式输入。
选择设备的脉冲串顺序。接高电平选择交错突发秩序。
拉至低电平选择线性突发顺序。 MODE不应该运行过程中改变状态。
当悬空模式将默认为高电平,以交错的突发订单。
JTAG串行
产量
同步
串行数据输出到JTAG的电路。
提供在TCK的下降沿数据。
TDO
TDI
TMS
TCK
V
DD
JTAG串行输入
串行数据到JTAG的电路。
采样于TCK的上升沿。
同步
测试模式选择
该引脚控制测试访问端口状态机。
采样于TCK的上升沿。
同步
JTAG时钟
电源
时钟输入JTAG的电路。
电源输入到该装置的核心。
文件编号: 38-05538牧师* K
第32 7
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