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CY7C1354C-200AXC 9兆位( 256千×五百十二分之三十六K&times 18 )流水线SRAM与NOBL ™架构 (9-Mbit (256 K × 36/512 K × 18) Pipelined SRAM with NoBL? Architecture)
.型号:   CY7C1354C-200AXC
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描述: 9兆位( 256千×五百十二分之三十六K&times 18 )流水线SRAM与NOBL ™架构
9-Mbit (256 K × 36/512 K × 18) Pipelined SRAM with NoBL? Architecture
文件大小 :   1078 K    
页数 : 32 页
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品牌   CYPRESS [ CYPRESS SEMICONDUCTOR ]
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100%
CY7C1354C , CY7C1356C
引脚德网络nitions
引脚名称
V
DDQ
V
SS
NC
NC ( 18 , 36 ,
72, 144, 288,
576, 1G)
ZZ
(续)
引脚说明
地面的装置。
应连接到该系统的地面。
未连接。
该管脚没有连接到模具上。
这些引脚没有连接。
它们将被用于扩充到18M, 36M , 72M, 144M
288M , 576M , 1G和密度。
I / O类型
I / O电源
电源为I / O电路。
输入 -
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键“休眠”
异步状态与数据的完整性保护。正常工作时,该引脚为低电平或左
浮动。 ZZ引脚具有内部上拉下来。
功能概述
该CY7C1354C和CY7C1356C是同步的流水线
爆NOBL的SRAM专为消除等待状态
在写/读转换。所有同步输入都会
通过在时钟的上升沿控制的输入寄存器。
该时钟信号被限定与时钟使能输入信号
( CEN ) 。如果CEN为高电平时,时钟信号不被识别并且所有
内部状态被保持。所有的同步操作
合格与CEN 。所有数据输出通过输出寄存器
通过在时钟的上升沿控制。最大访问延迟
来自时钟的上升(叔
CO
)为2.8纳秒(250兆赫设备)。
访问可通过发出三个芯片使启动
( CE
1
,CE
2
,CE
3
)活性在时钟的上升沿。如果时钟
启用( CEN )为低电平有效, ADV / LD为低电平时,
提供给该装置的地址将被锁存。接入可以
或者被一个读或写操作,这取决于状态
写使能(WE ) 。 BW
并[d :一]
可用于进行字节写入
操作。
写入操作由写入合格使能(WE ) 。所有的写操作
简化带有片上同步自定时写电路。
三个同步芯片启用( CE
1
,CE
2
,CE
3
)和一个
异步输出使能( OE )简化了深度扩展。所有
操作(读,写,并取消)是流水线。 ADV / LD
应被驱动为低电平,一旦设备被取消,以
装入新的地址的下一个操作。
操作(读/写/取消选择)可以被发起。取消选择
装置也流水线化。因此,当对SRAM是
取消在时钟上升沿被芯片中的一个使能信号,其
输出三态,在下一个时钟的上升。
突发读访问
该CY7C1354C和CY7C1356C有一个片上的突发
计数器,它使用户能够提供一个单一的能力
解决并进行多达四个读取,而不重新确立了
地址输入。 ADV / LD必须驱动为低电平来加载一个新的
解决入SRAM ,如在所描述的
部分。该数据串计数器的序列是阻止 -
由MODE输入信号开采。在模式选择低输入
线性突发模式,高的选择交错爆裂
序列。这两个突发计数器使用A0和A1在突发
序列,并充分地递增时回绕。一
在ADV / LD高电平输入递增内部突发计数器
无论芯片的状态使投入或WE 。 WE是
锁定在一个脉冲串周期的开始。因此,该类型
访问(读取或写入)维持在整个脉冲串
序列。
单写访问
当满足下列条件都写入访问被启动
满意在时钟的上升: ( 1 ) CEN为低电平, ( 2 ) CE
1
,CE
2
,
和CE
3
都断言的活性,和(3)的写信号WE是
置为低电平。呈现给地址
0
–A
16
被加载到
地址寄存器。写信号被锁存到
控制逻辑块。
在随后的时钟上升的数据线是自动
在OE输入信号的状态的三态不分。这
使外部逻辑提出关于DQ数据
和DQP
( DQ
A,B , C,D
/ DQP
A,B , C,D
对于CY7C1354C和DQ
A,B
/ DQP
A,B
CY7C1356C ) 。此外,该地址用于后续
访问(读/写/取消选择)被锁存到地址寄存器
如果适当的控制信号被断言。
在下一个时钟上升呈现给DQ的数据
和DQP
( DQ
A,B , C,D
/ DQP
A,B , C,D
对于CY7C1354C和DQ
A,B
/ DQP
A,B
CY7C1356C或字节写操作的一个子集,请参阅下表
有关详细信息)输入是
锁存到器件和写操作完成。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升: ( 1 ) CEN为低电平, ( 2 ) CE
1
,CE
2
,
和CE
3
都置为有效,(3)的写使能输入信号
我们被拉高高, ( 4 ) ADV / LD为低电平。该
呈现给地址输入端的地址被锁存到
地址寄存器,并提交给存储器核心和控制
逻辑。所述控制逻辑确定的读访问是在
进展,使所请求的数据传播到
输出寄存器的输入端。在下一时钟的上升沿
所请求的数据被允许通过输出到传播
内2.8纳秒(250兆赫设备)登记和到数据总线
提供OE是低电平有效。读出的第一时钟之后
访问该输出缓冲器由OE和内部控制
控制逻辑。 OE必须驱动为低电平器件赶
所请求的数据。在第二时钟期间,随后的
文件编号: 38-05538牧师* K
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