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PSD814F3A-20UT  PSD814F4-12UIT  PSD8145V15MIT  PSD814F5V-15M  PSD8144V90JIT  PSD814F5A-12UT  PSD814F2-70UT  PSD814F2A-70UT  PSD8145V12MT  PSD8145V70MIT  
CY7C1354C-200AXC 9兆位( 256千×五百十二分之三十六K&times 18 )流水线SRAM与NOBL ™架构 (9-Mbit (256 K × 36/512 K × 18) Pipelined SRAM with NoBL? Architecture)
.型号:   CY7C1354C-200AXC
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描述: 9兆位( 256千×五百十二分之三十六K&times 18 )流水线SRAM与NOBL ™架构
9-Mbit (256 K × 36/512 K × 18) Pipelined SRAM with NoBL? Architecture
文件大小 :   1078 K    
页数 : 32 页
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品牌   CYPRESS [ CYPRESS SEMICONDUCTOR ]
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100%
CY7C1354C , CY7C1356C
在写操作期间写入的数据由体重控制
( BW
A,B , C,D
对于CY7C1354C和BW
A,B
对于CY7C1356C )信号。
该CY7C1354C / CY7C1356C提供字节写入功能,
在写周期说明表所述。断言
写使能输入( WE)与选定的字节写选择( BW )
输入将有选择地写入到只有所需的字节数。不是字节
字节写操作过程中选择保持不变。一
同步自定时写入机制被提供以简化
的写操作。字节写入功能包括大大
简化的读/修改/写的序列,其可以减少到
简单的字节写操作。
由于CY7C1354C和CY7C1356C是常见的I / O
设备,数据不应该被驱入装置,同时
输出是活动的。输出使能( OE )可以被拉高
提交数据到DQ前高
和DQP
( DQ
A,B , C,D
/ DQP
A,B , C,D
对于CY7C1354C和DQ
A,B
/ DQP
A,B
CY7C1356C )输入。这样做将三态输出驱动器。如
为了安全起见, DQ
和DQP
( DQ
A,B , C,D
/ DQP
A,B , C,D
CY7C1354C和DQ
A,B
/ DQP
A,B
对于CY7C1356C )是
在写入周期中的数据部分期间自动进入三态,
不管OE的状态。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ的地方
SRAM中在功率节省“睡眠”模式。两个时钟
指令周期才能从这个“休眠”模式进入或退出。
在此模式下,数据的完整性是有保证。访问
当进入“休眠”模式挂起不被视为有效
也不是完成保证其动作。该装置
必须在进入“休眠”模式被取消。 CE
1
,CE
2
,
和CE
3,
必须保持不活动T的持续时间
ZZREC
ZZ输入返回低电平。
表1.交错突发地址表
( MODE =浮动或V
DD
)
第一次
地址
A1, A0
00
01
10
11
第二
地址
A1, A0
01
00
11
10
第三
地址
A1, A0
10
11
00
01
第四
地址
A1, A0
11
10
01
00
突发写入访问
该CY7C1354C / CY7C1356C具有一个片上突发计数器
使用户可以提供一个单独的地址的能力,并
进行多达四个WRITE操作,而不重新确立了
地址输入。 ADV / LD必须驱动为低电平来加载初始
处理,如上述
当ADV / LD驱动为高电平在随后的时钟崛起,
芯片启用( CE
1
,CE
2
和CE
3
),我们输入将被忽略
和突发计数增加。正确的带宽(BW
A,B , C,D
对于CY7C1354C和BW
A,B
对于CY7C1356C )输入必须
在突发写的每个周期写入正确的驱动字节
的数据。
表3. ZZ模式电气特性
参数
I
DDZZ
t
ZZS
t
ZZREC
t
ZZI
t
RZZI
描述
休眠模式下的待机电流
设备操作ZZ
ZZ恢复时间
ZZ积极睡觉电流
ZZ无效退出休眠电流
表2.线性突发地址表( MODE = GND)
第一次
地址
A1, A0
00
01
10
11
第二
地址
A1, A0
01
10
11
00
第三
地址
A1, A0
10
11
00
01
第四
地址
A1, A0
11
00
01
10
测试条件
ZZ
V
DD

0.2 V
ZZV
DD
0.2 V
ZZ
0.2
V
此参数被采样
此参数被采样
2t
CYC
0
最大
50
2t
CYC
2t
CYC
单位
mA
ns
ns
ns
ns
文件编号: 38-05538牧师* K
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