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DS1743/DS1743P
Y2KC非易失时钟RAM
www.dalsemi.com
特点
集成的NV SRAM ,实时时钟,晶振,加电
故障控制电路和锂电池
时钟寄存器进行访问,等同于静态
内存。这些寄存器是居住在八顶部
RAM的位置。
世纪字节寄存器
在超过10年的运作完全非易失性
没有权力
BCD编码的世纪,年,月,日,星期,时,
分钟,并具有自动闰年秒
补偿有效期至2100年
电池电压指示标志
电源失效写保护允许
±10%
V
CC
电源容限
锂电池与电路断开,
维持保鲜状态加电首次
只有DIP模块
标准的JEDEC单字节宽, 8K ×8静态RAM
引脚
POWERCAP
模块板仅
表面贴装封装,可直接连接
到的PowerCap含电池和晶体
可更换电池(安装PowerCap )
上电复位输出
引脚对引脚与其他兼容的密度
DS174XP时钟RAM
引脚分配
NC
A12
A7
A6
A5
A4
A3
A2
A1
A0
DQ0
DQ1
DQ2
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
V
CC
WE
CE2
A8
A9
A11
OE
A10
CE
DQ7
DQ6
DQ5
DQ4
DQ3
28引脚密封封装
( 700密耳扩展)
NC
NC
NC
RST
V
CC
WE
OE
CE
DQ7
DQ6
DQ5
DQ4
DQ3
DQ2
DQ1
DQ0
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
NC
NC
NC
NC
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
X1
GND V
BAT
X2
订购信息
DS1743P -XXX (5V)
-70
-100
空白
P
70 ns访问
100 ns访问
34 -PIN PowerCap模板
(使用DS9034PCX的PowerCap )
引脚说明
A0-A12
CE
28引脚DIP模块
34针PowerCap模块
板*
(3.3V)
-120
120 ns访问
-150
150 ns访问
CE2
OE
WE
*DS1743WP-XXX
28引脚DIP模块
34针PowerCap模块
板*
* DS9034PCX (安装PowerCap )要求:
空白
P
V
CC
GND
DQ0-DQ7
NC
RST
(必须单独订购)
X1, X2
V
BAT
1 17
- 地址输入
- 芯片使能
- 芯片使能2 ( DIP
模块只)
- 输出使能
- 写使能
- 电源输入
- 地面
- 数据输入/输出
- 无连接
- 上电复位输出
( PowerCap模板)
- 水晶连接
- 电池连接
022301
DS1743/DS1743P
描述
该DS1743是一个全功能的, 2000年兼容( Y2KC ) ,实时时钟/日历( RTC)和8K ×8
非易失性静态RAM。在DS1743中的用户访问所有的寄存器来完成一个单字节宽,
接口,如图1中的实时时钟(RTC)的信息和控制位驻留在
8至上RAM单元。 RTC寄存器包含世纪,年,月,日,星期,时,
在24小时BCD格式的分,秒的数据。更正月份和闰年的天都
自动进行的。 RTC时钟寄存器是双缓冲,以避免不正确的数据的访问
可发生在时钟的更新周期。双缓冲系统还可以防止浪费时间的
倒数计时无法减少了访问时间寄存器的数据。该DS1743还包含其
电源失效电路,取消选择设备时的V
CC
电源是一个彻头彻尾的宽容
条件。此功能可以防止不可预测的系统运行数据低V带来的损失
CC
为避免错误的访问和更新周期。
套餐
该DS1743有两种封装( 28引脚DIP和34引脚PowerCap模块)提供。 28引脚DIP
风格模块集成了晶体,锂能源和硅都在同一个包中。 34针
PowerCap模板设计了用于连接到一个单独的PowerCap触点( DS9034PCX )
包含晶体和电池。这种设计允许的PowerCap可以安装在顶部
在完成表面后DS1743P安装过程。表面后安装的PowerCap
安装过程中防止损坏晶体和电池由于所需焊料的高温
回流。在安装PowerCap被锁定式设计,防止反向插入。 PowerCap模块板和安装PowerCap
是单独订购和运输分开的容器。为的PowerCap的部件号为
DS9034PCX.
时钟操作 - 读取软时钟
尽管双缓冲寄存器结构减少了读取不正确的数据,内部更新的机会
到DS1743时钟寄存器应时钟数据之前被停止读出,以防止数据的读出中
过渡。然而,停止内部时钟的寄存器的更新过程中不影响时钟精度。
本世纪寄存器的当1被写入到读出的位的更新被中止,比特6 ,见表2。只要
作为1保持在该位置时,更新被中止。发出停止后,寄存器反映的伯爵,
是日,日期和时间,这是目前在发出halt命令的那一刻。但是,内部
双缓冲系统的时钟寄存器不断更新,使得时钟准确度不受影响
通过数据的访问。所有的DS1743寄存器在内部时钟后同步更新
注册更新过程已经重新启用。更新是在一秒钟内后读取位被写入
0.
读位必须是零为至少500
µs
为确保外部寄存器将被更新。
2 17
DS1743/DS1743P
DS1743框图
图1
DS1743真值表
表1
V
CC
V
CC
& GT ; V
PF
CE
V
SO
& LT ; V
CC
& LT ; V
PF
V
CC
& LT ; V
SO
& LT ; V
PF
V
IH
X
V
IL
V
IL
V
IL
X
X
CE2
X
V
IL
V
IH
V
IH
V
IH
X
X
OE
WE
X
X
X
V
IL
V
IH
X
X
X
X
V
IL
V
IH
V
IH
X
X
模式
DESELECT
DESELECT
DESELECT
DESELECT
DQ
高-Z
高-Z
DATA IN
数据输出
高-Z
高-Z
高-Z
动力
待机
待机
活跃
活跃
活跃
CMOS待机
数据保留
模式
设置时钟
如表2中所示,位世纪寄存器7是写位。设定的写入位为1时,象读
位,停止更新为DS1743的寄存器。然后,用户可以使用正确的星期,日期和时间将它们加载
在24小时BCD格式的数据。复位写入位到0 ,然后这些值传送到实际的时钟
计数器,并允许恢复正常操作。
停止和启动时钟振荡器
时钟振荡器可以随时停止。以增加保质期,该振荡器可以被关闭
以最小化从电池的漏电流。该
OSC
位是MSB (第7位)的秒寄存器,见
表2.将其设置为1振荡器停振。
频率测试位
如表2所示,第6位的天字节是频率的测试位。当频率测试位被设置为
逻辑1和振荡器运行,对LSB秒寄存器将切换为512赫兹。当
秒寄存器被读出时, DQ0线将在512赫兹的频率,只要切换为条件
访问保持有效(即
CE
低,
OE
低,
WE
高和地址秒钟注册仍然有效,
稳定)。
3 17
DS1743/DS1743P
该DS1743是保证计时精确度内
±1
每月分钟,在25℃ 。实时时钟是
在工厂校准由Dallas Semiconductor使用非易失性的调谐元件,并且不需要
另外由于这个原因,无法使用,而不是必要的场时钟校准方法。时钟
精度也受电气环境和时应该小心放置的RTC中
的PCB布局最低的一级EMI部分。有关更多信息,请参见应用笔记58 。
时钟精度( DIP MODULE )
时钟精度( POWERCAP MODULE )
在DS1743和DS9034PCX各自独立为精度进行测试。一旦安装在一起时,
模块通常保持时间的精确度内
±1.53
每月(为35ppm )分钟,在25℃ 。时钟
精度也受电气环境和时应该小心放置的RTC中
的PCB布局最低的一级EMI部分。有关更多信息,请参见应用笔记58 。
DS1743寄存器映射
表2
地址
数据
B
7
B
6
B
5
B
4
B
3
B
2
B
1
B
0
功能/量程
1FFF
1FFE
1FFD
1FFC
1FFB
1FFA
1FF9
1FF8
OSC
X
X
BF
X
X
OSC
W
R
X
X
10年
X
X
10分钟
10秒
10世纪
10莫
10日
X
X
10小时
YEAR
MONTH
日期
小时
分钟
世纪
YEAR
MONTH
日期
小时
分钟
控制
00-99
01-12
01-31
01-07
00-23
00-59
00-59
00-39
FT
X
=停止位
W =写位
R =读位
X =参见下面的注释
FT =频率测试
BF =电池标志
注意:
所有显示的“X”位不专用于任何特定的功能,并且可以被用作普通RAM比特。
检索数据从RAM或时钟
的DS1743是在读模式下,每当
OE
(输出使能)为低电平时,
WE
(写使能)为高,并
CE
(芯片使能)是低的。该装置结构允许的纹波通过访问任何的地址位置
在NV SRAM 。有效的数据将在T内的DQ引脚
AA
之后的最后一个地址输入是
稳定,从而提供了
CE
OE
访问时间和状态感到满意。如果
CE
OE
访问时间和
状态不满足,有效数据将可在芯片使能访问的后者(叔
CEA
),或者在输出使能
访问时间(吨
CEA
) 。的数据输入/输出管脚的状态(DQ)是由控制
CE
OE
。如果
输出吨前被激活
AA
中,数据线被驱动到一个中间状态,直到吨
AA
。如果该地址
输入而改变
CE
OE
仍然有效,输出数据有效期为输出数据保持时间
(t
OH
),但将会进入不确定的,直到下一个地址的访问。
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DS1743/DS1743P
将数据写入RAM或时钟
在DS1743处于写模式时
WE
CE
处于其活性状态。写的是开始
参考后者发生过渡
WE
,ON
CE
。该地址必须在整个持有有效
该循环。
CE
or
WE
必须返回非活动最少的t
WR
之前,另一次读的起始或
写周期。数据必须是有效的吨
DS
之前写的结尾,并保持有效吨
DH
之后。在一个
典型应用中,
OE
信号将是在写周期期间高。不过,
OE
设置可以是有源
那小心与数据总线,以避免总线冲突。如果
OE
低前
WE
转换低
数据总线可以成为活性与由地址输入定义的读出的数据。在低过渡
WE
然后禁用输出吨
WEZ
WE
变为有效。
数据保持方式
5伏器件是完全可访问和可写入数据,或仅当V读
CC
大于V
pF的。
然而,当V
CC
低于电源故障点,V
PF
,
(点处写保护时)内
时钟寄存器和SRAM从任何接入受阻。这时(仅安装PowerCap )电源失效复位
输出信号(
RST )被驱动为有效,并保持有效,直到V
CC
返回到正常的水平。当V
CC
下降到低于电池开关点V
SO
(电池电源电平)时,器件的功率是从V切换
CC
销到
备用电池。 RTC的操作与SRAM的数据被从电池直至V保持
CC
返回到
标称水平。在3.3伏的器件是完全可访问和可写入数据或仅当V读
CC
is
大于V
pF的。
当V
CC
低于电源故障点,V
PF
,
对设备的访问被禁止。在这
一次电源故障复位输出信号( RST )被驱动为有效,并保持有效,直到V
CC
返回到
标称水平。如果V
PF
小于VSO
,
设备电源从V切换
CC
到备用电源(Ⅴ
BAT
)
当V
CC
低于V
pF的。
如果V
PF
大于VSO ,设备电源从V切换
CC
到备份
电源(V
BAT )
当V
CC
低于VSO 。 RTC的操作与SRAM的数据被从电池保持
直到V
CC
返回到额定电平。在RST (安装PowerCap只)信号是漏极开路输出,
需要上拉了起来。除了对RST ,所有控制,数据和地址信号必须在关闭时
V
CC
断电。
电池长寿
在DS1743具有被设计为用于时钟活性和时钟,并提供能量的锂电源
RAM中的数据保持在V
CC
供给不存在。该内部电源的能力
足够的DS1743连续供电为在它安装在设备的使用寿命。为
规范的目的,预期寿命为10年,25
°
下与内部时钟振荡器运行
没有V的
CC
力。每个DS1743是从达拉斯半导体附带的锂能源
源断开,保证精力充沛的能力。当V
CC
首先应用的水平大于
V
PF
中,锂电池启用备用电池的操作。实际寿命
因为没有锂电池的能量被消耗DS1743将超过10年更长的时间当V
CC
is
目前。
电池监视器
在DS1743持续监视电池内部的电池电压。电池标志位(第7位)的
当天寄存器用于指示所述电池的电压电平范围。该位是不可写也应该
读取时始终为1 。如果0是永远存在的,疲惫不堪的锂电池便表示两者
RTC和RAM中的内容是值得怀疑的。
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