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DS3251/DS3252/DS3253/DS3254
单/双/三/四
DS3 / E3 / STS - 1 LIU的
www.maxim-ic.com
概述
在DS3251 (单) , DS3252 (双) , DS3253
(三)和DS3254 (四)线路接口单元(LIU )
执行所需的功能在接口
物理层到DS3,E3或STS -1行。每次刘
具有独立的接收和发送路径和一个
内置的抖动衰减器。一个片上时钟适配器
产生所有线路速率时钟从单个输入
时钟。控制接口选项包括8位并行,
SPI和硬件模式。
特点
§
§
§
§
§
§
§
§
产品引脚兼容系列
每个端口可独立配置
接收时钟和数据恢复长达380
米( DS3 ), 440米( E3 ) ,或360米
( STS -1)的75W同轴电缆
符合标准的传输波形整形
三个控制接口选项: 8位并行,
SPI和硬件模式
内置的抖动衰减器可以在任何放置
在接收或发送路径
抖动衰减器有配备的缓冲器
深度:16, 32 ,64,或128位
内置时钟适配器生成所有线路速率
从单个输入时钟( DS3 , E3时钟,
STS - 1 , OC - 3 , 19.44MHz , 38.88MHz ,
77.76MHz)
B3ZS / HDB3编码和解码
最少的外部元件
本地和远程环回
低功耗3.3V工作电压( 5V容限I / O)
工业温度范围: -40 ° C至+ 85°C
小型封装: 144引脚, 13毫米X 13毫米
耐热增强型CSBGA
简易替换为DS3151 / 52 /五十四分之五十三LIU的
IEEE 1149.1 JTAG支持
应用
SONET / SDH和PDH多路复用器
数字交叉连接
接入集中器
ATM与帧中继设备
路由器
集团电话
DSLAM设备
CSU /的DSU
工作原理图
刘EACH
线路
DS3 , E3 ,
或STS - 1
RXP
RXN
CLK
数据
接受
时钟
与数据
控制
状态
发送
时钟
与数据
§
§
§
§
§
§
§
§
产品特点继续第5页。
达拉斯
半导体
DS325x
订购信息
部分
DS3251
DS3251N
DS3252
DS3252N
DS3253
DS3253N
DS3254
DS3254N
1
1
2
2
3
3
4
4
温度范围
0 ° C至+ 70°C
-40 ° C至+ 85°C
0 ° C至+ 70°C
-40 ° C至+ 85°C
0 ° C至+ 70°C
-40 ° C至+ 85°C
0 ° C至+ 70°C
-40 ° C至+ 85°C
PIN- PACKAGE
144 TE- CSBGA
144 TE- CSBGA
144 TE- CSBGA
144 TE- CSBGA
144 TE- CSBGA
144 TE- CSBGA
144 TE- CSBGA
144 TE- CSBGA
线路输出
DS3 , E3 ,
或STS - 1
TXP
TXN
CLK
数据
注意:
该器件的一些修订可能偏离称为勘误表公布的规格。任何器件的多个版本
可能同时获得通过不同的销售渠道。欲了解器件勘误表的信息,请点击这里:
www.maxim-ic.com/errata 。
1 71
REV : 061705
DS3251/DS3252/DS3253/DS3254
目录
1.
2.
3.
4.
5.
6.
7.
8.
标准符合性......................................................................................................... 6
详细说明............................................................................................................. 7
应用实例.............................................................................................................. 7
BLOCK DIAGRAMS........................................................................................................................ 8
控制接口MODES.................................................................................................... 9
引脚说明..................................................................................................................... 10
注册DESCRIPTIONS......................................................................................................... 15
接收器.................................................................................................................................... 24
8.1
8.2
8.3
8.4
8.5
8.6
8.7
8.8
8.9
I
NTERFACING TO THE
L
INE
........................................................................................................................... 24
O
PTIONAL
P
REAMP
..................................................................................................................................... 24
A
UTOMATIC
G
艾因
C
ONTROL
( AGC)的
A
daptive
E
QUALIZER
..................................................................... 24
C
锁定和
D
ATA
R
ECOVERY
(CDR)........................................................................................................... 24
L
OSS
-
OF
-S
IGNAL
( LOS )D
etector
............................................................................................................ 24
F
RAMER
I
覆盖整个院落
F
ORMAT及
B3ZS / HDB3 ð
ECODER
.................................................................... 25
R
ECEIVE
L
INE
-C
ODE
V
IOLATION
C
OUNTER
.................................................................................................. 26
R
ECEIVER
P
OWER
-D
OWN
........................................................................................................................... 26
R
ECEIVER
J
伊特尔
T
OLERANCE
.................................................................................................................... 26
T
RANSMIT
C
LOCK
....................................................................................................................................... 27
F
RAMER
I
覆盖整个院落
F
ORMAT及
B3ZS / HDB3 ê
NCODER
.................................................................... 27
P
ATTERN
G
eneration
............................................................................................................................... 27
W
AVESHAPING
, L
INE
B
UILD
-O
UT
, L
INE
D
............................................................................................ 28
I
NTERFACING TO THE
L
INE
........................................................................................................................... 28
T
RANSMIT
D
M
onitor
....................................................................................................................... 28
T
变送器
P
OWER
-D
OWN
...................................................................................................................... 28
T
变送器
J
伊特尔
G
eneration
(I
NTRINSIC
) ........................................................................................... 28
T
变送器
J
伊特尔
T
转让(BOT)
................................................................................................................. 28
9.
变送器............................................................................................................................. 27
9.1
9.2
9.3
9.4
9.5
9.6
9.7
9.8
9.9
10.
11.
11.1
11.2
抖动衰减器............................................................................................................. 32
诊断.......................................................................................................................... 34
PRBS摹
ENERATOR和
D
etector
............................................................................................................ 34
L
OOPBACKS
............................................................................................................................................... 34
12.
13.
14.
15.
15.1
15.2
时钟ADAPTER.................................................................................................................... 35
复位逻辑.......................................................................................................................... 35
TRANSFORMERS..................................................................................................................... 36
CPU INTERFACES ................................................................................................................... 37
P
ARALLEL
I
覆盖整个院落
................................................................................................................................. 37
SPI I
覆盖整个院落
.......................................................................................................................................... 37
16.
16.1
16.2
16.3
16.4
JTAG测试访问端口和边界扫描........................................... ................. 40
JTAG ð
ESCRIPTION
................................................................................................................................... 40
JTAG TAP ç
ONTROLLER
S
TATE
M
ACHINE
D
ESCRIPTION
............................................................................. 40
我JTAG
NSTRUCTION
R
EGISTER和
I
NSTRUCTIONS
...................................................................................... 42
JTAG牛逼
美东时间
R
EGISTERS
.............................................................................................................................. 43
17.
18.
19.
20.
21.
电气特性................................................ ......................................... 44
PIN ASSIGNMENTS.................................................................................................................. 56
包装INFORMATION....................................................................................................... 70
热信息....................................................................................................... 71
修订HISTORY................................................................................................................. 71
2 71
DS3251/DS3252/DS3253/DS3254
图列表
图2-1 。外部连接................................................................................................................................ 7
图3-1 。 4端口非通道化DS3 / E3卡......................................................................................................... 7
图4-1 。 CPU总线模式的框图................................................................................................................. 8
图4-2 。硬件模式的框图................................................................................................................ 9
图7-1 。状态寄存器逻辑.............................................................................................................................. 16
图8-1 。接收机抖动容限........................................................................................................................ 27
图9-1 。 E3波形Template...........................................................................................................................三十
图9-2 。 DS3 AIS结构................................................................................................................................... 31
图10-1 。抖动衰减器/抖动传输............................................................................................................ 33
图11-1 。 PRBS输出与普通RCLK运行............................................ ............................................. 34
图11-2 。 PRBS反向输出RCLK运行............................................ ............................................ 34
图15-1 。 SPI时钟极性和相位Options.................................................................................................. 38
图15-2 。 SPI总线Transactions............................................................................................................................ 39
图16-1 。 JTAG模块Diagram............................................................................................................................. 41
图16-2 。 JTAG TAP控制器状态机............................................. .................................................. ..... 42
图17-1 。发送成帧器接口时序图............................................. ......................................... 46
图17-2 。接收成帧器接口时序图............................................. ............................................. 46
图17-3 。 CPU并行接口时序图(非复用) .......................................... .......................... 50
图17-4 。 CPU并行接口时序图(复用) .......................................... ................................ 52
图17-5 。 SPI接口时序图............................................................................................................... 54
图17-6 。 JTAG时序Diagram........................................................................................................................... 55
图18-1 。 DS3251硬件模式引脚Assignment............................................................................................. 58
图18-2 。 DS3251并行总线模式引脚分配............................................ ............................................. 59
图18-3 。 DS3251 SPI总线模式引脚分配............................................ .................................................. 。 60
图18-4 。 DS3252硬件模式引脚Assignment............................................................................................. 61
图18-5 。 DS3252并行总线模式引脚分配............................................ ............................................. 62
图18-6 。 DS3252 SPI总线模式引脚分配............................................ .................................................. 63
图18-7 。 DS3253硬件模式引脚Assignment............................................................................................. 64
图18-8 。 DS3253并行总线模式引脚分配............................................ ............................................. 65
图18-9 。 DS3253 SPI总线模式引脚分配............................................ .................................................. 。 66
图18-10 。 DS3254硬件模式引脚Assignment........................................................................................... 67
图18-11 。 DS3254并行总线模式引脚分配............................................ ........................................... 68
图18-12 。 DS3254 SPI总线模式引脚分配............................................ ................................................. 69
3 71
DS3251/DS3252/DS3253/DS3254
表格清单
表1 -A 。适用电信标准............................................... ................................................ 6
表6 -A 。全球销Descriptions............................................................................................................................ 10
表6 -B所示。接收器引脚说明........................................................................................................................ 11
表6-C 。发送端Descriptions.................................................................................................................... 11
表6-D 。硬件模式引脚说明............................................................................................................ 12
表6 -E 。并行总线模式引脚说明......................................................................................................... 13
表6-F 。 SPI总线模式引脚说明............................................................................................................... 13
表6 -G。发射器的数据选择选项............................................................................................................. 14
表6-H 。接收PRBS模式选择Options................................................................................................... 14
表6-I 。硬件模式抖动衰减器配置............................................. ........................................... 14
表7 -A 。寄存器映射............................................................................................................................................ 15
表9 -A 。 DS3波形Template......................................................................................................................... 29
表9 -B所示。 DS3波形测试参数和限制............................................ ................................................ 29
表9-C 。 STS -1的波形模板..................................................................................................................... 29
表9 -D 。 STS -1的波形测试参数和限制.......................................... .............................................. 29
表9 -E 。 E3波形测试参数和限制............................................ ..................................................三十
表14 -A 。变压器Characteristics................................................................................................................... 36
表14 -B所示。推荐变形金刚................................................................................................................ 36
表16 -A 。 JTAG指令代码......................................................................................................................... 42
表16 -B所示。 JTAG ID Code........................................................................................................................................ 43
表17 -A 。建议的直流工作Conditions.............................................................................................. 44
表17 -B 。直流特性................................................................................................................................. 44
表17 -C 。成帧器接口Timing......................................................................................................................... 45
表17 -D 。接收器输入特性-DS3和STS - 1模式........................................ .............................. 47
表17 -E 。接收器输入特性-E3模式............................................ ................................................. 47
表17 -F 。发射机输出特性-DS3和STS - 1模式........................................ ........................ 48
表17 -G 。发射机输出特性-E3模式............................................ .......................................... 48
表17-H 。 CPU并行接口时序............................................................................................................... 49
表17 -I 。 SPI接口时序................................................................................................................................ 54
表17 -J 。 JTAG接口Timing............................................................................................................................ 55
表18 -A 。引脚分配排序由信号名称............................................ .................................................. 56
表20 -A 。热性能,自然Convection................................................................................................ 71
表20 -B所示。的Theta - JA (Q
JA
)与气流....................................................................................................................... 71
4 71
DS3251/DS3252/DS3253/DS3254
产品特点(续)
接收器
§
从0 AGC /均衡器手柄电缆损耗15dB的
§
丢失的锁( LOL ) PLL状态指示
§
直接接口到DSX监视器信号( 〜 20分贝平亏损)使用内置的前置放大器
§
数字和模拟信号丢失(LOS )检测器( ANSI T1.231和ITU G.775 )
§
可选B3ZS / HDB3解码器
§
行代码侵犯输出引脚和计数器
§
二进制或双极成帧器接口
§
板载2
15
- 1,2
23
- 1 PRBS探测器
§
时钟翻转的无缝连接
§
三态时钟和数据输出,支持保护开关应用
§
每通道关断控制
发射机
§
§
§
§
§
§
§
§
§
§
§
§
§
§
§
§
§
§
§
§
§
§
二进制或双极成帧器接口
跳空时钟能够达到51.84MHz
宽50
±
20 %的发送时钟占空比
时钟翻转的无缝连接
可选B3ZS / HDB3编码器
15
23
上板2 - 1和2 - 1 PRBS发生器
完整的DS3 AIS发生器( ANSI T1.107 )
非成帧全1发生器( E3 AIS )
线路扩建( LBO )控制
三态线路驱动器输出,支持保护开关应用
每通道关断控制
输出驱动器的显示器
抖动衰减器
片上晶体抖动衰减器
符合所有适用的ANSI, ITU , ETSI和Telcordia抖动传递和输出抖动要求
可以放置在发射路径,接收路径或禁用
可选择的FIFO深度: 16 ,32, 64或128位
溢出和下溢状态指示
时钟适配器
从单一的DS3 , E3 , STS - 1 , 19.44兆赫, 38.88兆赫,或77.76 MHz的主时钟运行
合成不提供外部的时钟速率
使用共同的系统定时频率,诸如19.44MHz的无需任何本地振荡器
降低了成本和电路板空间
非常小的抖动增益和固有抖动的产生
任选地提供输出引脚使用合成的时钟被邻近的组件,如成帧器或
映射器
CPU并行接口
§
§
§
§
§
§
复用或非复用8位接口
可配置为Intel模式(
CS
,
WR
,
RD
)或Motorola模式(
CS
,
DS
, R/
W
)
SPI接口的CPU
运行在高达10兆比特/秒
对于多字节突发模式读取和写入访问
可编程时钟极性和相位
半双工操作提供了选项,以配合SDI和SDO一起在外部,以减少导线数量
5 71
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