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飞思卡尔半导体公司
技术参数
MPC7410EC
6.1修订版, 2007年11月
MPC7410 RISC微处理器
硬件规格
该MPC7410是PowerPC的™精简指令集计算
( RISC )微处理器。本文档介绍了相关的
的MPC7410的电学和物理特性。为
处理器的功能特性,指的是
MPC7410
RISC微处理器用户手册。
要查找任何已发布勘误或更新本文档,请参阅
该网站http://www.freescale.com 。
1
概观
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
目录
概述。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 1
特色: 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 2
常规参数。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 7
电气和热特性。 。 。 。 。 。 。 。 。 。 。 。 7
引脚分配。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 24
引脚排列列表。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 25
包装说明。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 29
系统设计信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 34
文档修订历史记录。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 48
订购信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 53
该MPC7410是第二实施第四
代( ​​G4 )微处理器飞思卡尔。在MPC7410
实现了全PowerPC的32位架构,并针对
两个计算和嵌入式系统的应用程序。
与对于MPC750的MPC7410一些意见:
该MPC7410增加了新的实现
的AltiVec ™技术指令集。
该MPC7410包括显著改善
内存子系统( MSS)的带宽和提供
可选的,高带宽的MPX总线接口。
在MPC7410增加了全面的基于硬件的多
能力,包括一个五态高速缓存一致性协议
( 4 MESI状态以及第五状态共享
干预) 。
©飞思卡尔半导体公司, 2005年, 2007年。保留所有权利。
特点
该MPC7410在下一代工艺技术,核心频率提升来实现。
的MPC7410浮点单元进行了改进,使等待时间等于为双链和单精度
业务涉及乘法。
在完成队列一直延续到8插槽。
有没有其他的显著改变标量流水线,解码/调度/结束机制,或
分支单元。在MPC750 4级流水线模式不变(取指,译码/调度,执行,
完成/回写) 。
在MPC7410增加了配置的直接映射SRAM能力的L2缓存接口。
在MPC7410增加了32位接口支持L2高速缓存接口。该MPC7410实现了19 L2
地址引脚( L2ASPARE上的MPC7400 ),以支持额外的地址范围。
在MPC7410删除的L2高速缓存接口3.3 VI / O支持。
与对于MPC7400的MPC7410一些意见:
图1
示出了MPC7410的框图。
2
特点
分支处理单元
- 每个时钟周期的指令四取
- 每个周期的一个分支处理(加分辨两个猜测)
- 最多一个推测数据流中执行,以获取一个额外的投机性流
- 512项分支历史表( BHT )进行动态预测
- 64项, 4路组相联的分支目标指令缓存( BTIC )消除分支延迟
老虎机
派遣单位
- 完整的硬件检测的依赖(在执行单元解决)
- 调度了两个指令以8独立单元(系统,树枝,加载/存储,定点单元1中,
定点单位2 ,浮点, AltiVec的重排, AltiVec技术ALU )
- 控制序列化( predispatch ,执行postDispatch ,执行串行化)
本节总结了MPC7410实现PowerPC架构的特点。主要特点
的MPC7410如下:
MPC7410 RISC微处理器硬件规格,版本6.1
2
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指令单元
128-Bit
( 4说明)
提取程序
BTIC
(64-Entry)
128-Entry
ITLB
数据MMU
EA
SR的
(原创)
DBAT
ARRAY
128-Entry
DTLB
派遣单位
PA
64位( 2说明)
32-Kbyte
标签ð缓存
LR
CTR
BHT
(512-Entry)
IBAT
ARRAY
标签
分支处理
单位
SR的
(影子)
指令MMU
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指令队列
(6-Word)
32-Kbyte
我缓存
预订
VR文件
6重命名
缓冲器
1号机组
2号机组
系统
注册单位
6重命名
缓冲器
GPR文件
预订
预订
预订
预订
站( 2项)
FPR文件
6重命名
缓冲器
加载/存储单元
+
( EA计算)
负载折
32位已完成队列
商店
预订
矢量ALU
浮点
点单位
附加功能
时基
计数器/递减器
时钟乘法器
JTAG / COP接口
热/电源管理
性能监视器
2指令
预订
向量
重排
单位
VSIU VCIU VFPU
+ x ÷
32-Bit
128-Bit
128-Bit
32-Bit
+
+ x ÷
FPSCR
FPSCR
图1. MPC7410框图
向量
TOUCH
队列
L2控制器
L2数据
L2标签
交易
队列
L2CR
L2PMCR
有能力完成了
每个时钟两个指令
19位L2地址总线
64位或32位L2数据总线
32位地址总线
64位的数据总线
总线接口单元
数据
L2小姐
交易
队列
L2 Castout
VSCR
已完成
L1
门店运营64位
64-Bit
完成单元
内存子系统
数据刷新数据刷新
卜FF器
MPC7410 RISC微处理器硬件规格,版本6.1
完成队列
(8-Entry)
指令
指令
刷新缓冲区刷新表
特点
3
特点
解码
- 注册文件访问
- 转发控制
- 部分指令解码
竣工
- 八条目完成缓冲器
- 指令跟踪和峰值完成每个周期两条指令
- 完成的程序顺序的指令,同时支持乱序指令执行,
完成序列化,并且所有的指令流的变化
共用32个GPR的整数运算定点单位( FXUs )
- 定点单元1 ( FXU1 ) -multiply ,隔膜,平移,旋转,算术,逻辑
- 定点单元2 ( FXU2 ) -Shift ,旋转,算术,逻辑
- 单周期运算,移位,旋转,逻辑
- 乘法和除法(多循环)
- 早出乘
三个阶段的浮点单元和32项FPR文件
- 支持IEEE标准754 ™单精度和双精度浮点运算
- 三个周期的延迟,一个周期的吞吐量(单或双精度)
- 对于除法硬件支持
- 对非规格化数硬件支持
- 时间确定性非IEEE模式
系统单元
- 执行CR逻辑指令及其他系统的说明
- 特殊寄存器传输指令
AltiVec技术部
- 全部128位数据通路
- 两个分派单元:矢量重排单元和矢量ALU单元。
- 包含它自己的32项, 128位的向量寄存器文件( VRF)与6重命名
- 载体的ALU单元被进一步细分为载体的简单整数单元( VSIU ) ,载体
复杂整数单元( VCIU )和向量浮点单元( VFPU ) 。
- 完全流水线
加载/存储单元
- 单周期加载或存储高速缓存访问(字节,半字,字,双字)
- 1周期吞吐双循环加载延迟
- 有效地址生成
- 在失误(多优秀的失误)命中
- 在双字边界单周期对齐访问
- 对齐,零填充,符号扩展为整数寄存器文件
- 浮点内部格式转换(定位,归一化)
- 排序的加载/存储倍数和字符串操作
MPC7410 RISC微处理器硬件规格,版本6.1
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特点
- 存储聚会
- 执行缓存和指令TLB
- BIG-和little-endian字节寻址支持
- 错位little-endian的支持
- 支持FXU , FPU和AltiVec的加载/存储流量
- 所有四个架构的AltiVec DST流完全支持
级(L1)高速缓存结构
- 32字节, 32字节的行, 8路组相联指令高速缓存( IL 1 )
- 32字节, 32字节的行, 8路组相联数据缓存( DL1 )
- 单周期的高速缓存访问
- 伪最近最少使用(LRU )置换
- 数据缓存支持的AltiVec LRU和短暂的指令算法
- 复制回或直写式高速缓存的数据(上一个页面每页的基础上)
- 支持所有的PowerPC内存一致性模式
- 非阻塞指令和数据高速缓存
- 数据缓存标签的有效监听单独副本
- 指令缓存没有窥探除了ICBI指令
二级(L2 )高速缓存接口
- 内部L2高速缓存控制器和标签;外部数据的SRAM
- 512字节, 1M字节, 2 MB的两路组相联的二级缓存的支持
- 复制回或直写式高速缓存的数据(以页为单位,或所有L2)
- 32字节( 512字节) , 64字节( 1兆字节)或128字节( 2兆字节)扇形线大小
- 支持流水线(注册登记)同步BurstRAMs和流水线(登记注册)晚
写同步BurstRAMs
- 支持直接映射模式, 256字节, 512字节, 1M字节或2字节的SRAM (要么全部,
一半L2 SRAM的,或者没有必须被配置为直接映射)
- 支持÷ 1 , ÷ 1.5 ÷ 2芯到L2频率的除数, ÷ 2.5 ÷ 3 ÷ 3.5和÷ 4
- 64位的数据总线,还支持32位总线模式
- 1.8和2.5 V可选接口电压
内存管理单元
- 128项,两路组相联指令TLB
- 128项,两路组相联的数据TLB
- 硬件重装了的TLB
- 4个指令蝙蝠和四个数据的BAT
- 多达4 hexabytes虚拟内存的支持( 2
52
)的虚拟内存
- 多达4 GB的真实内存支持( 2
32
)的物理内存
- 窥探和无效的TLBI说明
英法fi cient数据溢流
- VRF中,加载/存储单元, DL1, IL1 ,L2和总线之间的所有数据总线是128位宽
- DL1是完全流水线,以提供128比特/周期向/从VRF
MPC7410 RISC微处理器硬件规格,版本6.1
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32-BIT, 400MHz, RISC PROCESSOR, CBGA360, 25 X 25 MM, 3.20 MM HEIGHT, 1.27 MM PITCH, CERAMIC, FCBGA-360
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0 MOTOROLA