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MPC8548EVUAQH 的PowerQUICC ™III集成处理器硬件规格 (PowerQUICC™ III Integrated Processor Hardware Specifications)
.型号:   MPC8548EVUAQH
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描述: 的PowerQUICC ™III集成处理器硬件规格
PowerQUICC™ III Integrated Processor Hardware Specifications
文件大小 :   1534 K    
页数 : 144 页
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品牌   FREESCALE [ FREESCALE SEMICONDUCTOR, INC ]
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PDF原版 中文翻译版  
100%
时钟
表70. MPC8543E引脚上市(续)
信号
SD_IMP_CAL_TX
SD_PLL_TPA
封装引脚数
AB26
U26
PIN TYPE
I
O
动力
供应
100
Ω
(±1%)
到GND
AVDD_SRDS
笔记
24
注意:
在这个表中的所有笔记参考使用相同的数字作为那些
读者应该参考
对于
这些笔记的意义。
19时钟
本节介绍MPC8548E的PLL配置。注意,平台时钟是相同
以核心复杂的总线( CCB)的时钟。
19.1
时钟范围
通过
提供的定时规范为处理器核心和
通过
提供时钟规格的内存总线。
表71.处理器内核时钟规格( MPC8548E和MPC8547E )
最大处理器,核心频率
特征
1000兆赫
e500内核处理器频率
800
最大
1000
1200兆赫
800
最大
1200
1333兆赫
800
最大
1333
兆赫
1, 2
单位
笔记
注意事项:
1.
注意事项:
建行系统时钟比和e500内核,以建行的比例设置,必须选择使得所产生的系统时钟
频率的e500 (核心)频率,和CCB频率不超过各自的最大或最小操作
频率。请参阅
对比率的设置。
2. )最小e500内核频率是基于333兆赫的最低平台频率。
表72.处理器内核时钟规格( MPC8545E )
最大处理器,核心频率
特征
800兆赫
e500内核处理器频率
800
最大
800
1000兆赫
800
最大
1000
1200兆赫
800
最大
1200
兆赫
1, 2
单位
笔记
注意事项:
1.
注意事项:
建行系统时钟比和e500内核,以建行的比例设置,必须选择使得所产生的系统时钟
频率的e500 (核心)频率,和CCB频率不超过各自的最大或最小操作
频率。请参阅
对比率的设置。
2. )最小e500内核频率是基于333兆赫的最低平台频率。
MPC8548E的PowerQUICC ™III集成处理器的硬件规格,版本6
飞思卡尔半导体公司
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