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MPC8548EVUAQH 的PowerQUICC ™III集成处理器硬件规格 (PowerQUICC™ III Integrated Processor Hardware Specifications)
.型号:   MPC8548EVUAQH
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描述: 的PowerQUICC ™III集成处理器硬件规格
PowerQUICC™ III Integrated Processor Hardware Specifications
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100%
输入时钟
4
4.1
输入时钟
系统时钟时序
表5.系统时钟AC时序规范
本节讨论对输入时钟的时间。
提供系统时钟( SYSCLK ) AC时序规格为MPC8548E 。
在推荐工作条件(见
与OV
DD
= 3.3 V± 165 mV的
.
参数/条件
系统时钟频率
系统时钟周期时间
系统时钟上升和下降时间
系统时钟占空比
系统时钟抖动
符号
f
系统时钟
t
系统时钟
t
KH
, t
KL
t
KHK
/t
系统时钟
16
7.5
0.6
40
典型值
1.0
最大
133
60
1.2
60
± 150
单位
兆赫
ns
ns
%
ps
笔记
1, 6, 7, 8
6, 7, 8
2
3
4, 5
注意事项:
1.
注意事项:
建行时钟SYSCLK比和e500内核,以建行的时钟比率的设置必须选择使得所得
SYSCLK的频率的e500 (核心)频率,和CCB时钟频率不超过各自的最大或最小值
操作frequencies.Refer到
对比率
设置。
2.有上升和下降时间为SYSCLK为0.6和2.7 V.测
3.定时通过设计和特性保证。
4.这表示总输入抖动,短期和长期,并通过设计保证。
5.系统时钟驱动器的闭环带宽的抖动应该是<500千赫为-20 dB 。带宽必须被设置为低,使
级联PLL为基础的设备来跟踪驱动系统时钟与指定的抖动。
根据解决办法器件勘误GEN 13 6.这个参数已经调整较慢。
7.对于扩频时钟。指引+ 0 %至-1 %,流传下来的调制速率20和60 kHz之间的上
系统时钟。
8.系统的工作核心频率低于1200 MHz的必须限制系统时钟频率为100 MHz的最高..
4.2
实时时钟定时
该RTC输入由平台时钟(CCB时钟)进行采样。采样锁存器的输出是再
作为输入到PIC的柜台和E500的时基单位。没有抖动
规范。实时时钟信号的最小脉冲宽度应大于2倍,建行的时期
时钟。也就是说,最小时钟高电平时间为2
×
t
建行
和最小时钟低电平时间为2
×
t
建行
。有
没有最低RTC频率;如果不需要的话,RTC可以接地。
MPC8548E的PowerQUICC ™III集成处理器的硬件规格,版本6
飞思卡尔半导体公司
15
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