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飞思卡尔半导体公司
技术参数
文档编号: MPC8548EEC
牧师6 , 2009年12月
MPC8548E的PowerQUICC ™III
集成的处理器
硬件规格
1
概观
目录
概述。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 1
电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 10
功率特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 14
输入时钟。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 15
复位初始化。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 18
DDR和DDR2 SDRAM 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 19
DUART 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 25
增强型三速以太网( eTSEC ) 。 。 。 。 。 。 。 。 26
以太网管理接口电气
的特点。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 39
局部总线。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 41
可编程中断控制器。 。 。 。 。 。 。 。 。 。 。 。 。 51
JTAG 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 51
I
2
C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
PCI / PCI -X 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 56
高速串行接口( HSSI ) 。 。 。 。 。 。 。 。 。 。 。 。 60
PCI Express的。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 68
串行RapidIO 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 77
包装说明。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 87
时钟。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 123
热。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 127
系统设计信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 128
订购信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 137
文档修订历史记录。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 141
本节提供MPC8548E的高层次概述
功能。
图1
示内的主要功能单元
在MPC8548E 。
虽然本文件从的角度写
该MPC8548E ,大部分材料适用于其它
家庭成员, MPC8547E , MPC8545E和
MPC8543E -为好。当具体差异出现,例如
作为引出线的差异和处理器的频率范围,它们
将被确定为这样。
对于特定的PVR和SVR的号码,请参考
MPC8548E
的PowerQUICC ™III集成处理器系列参考
手册。
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©飞思卡尔半导体公司2009年版权所有。
概观
DDR
SDRAM
FL灰
SDRAM
GPIO
的IRQ
串行
I
2
C
I
2
C
MII , GMII , TBI ,
RTBI , RGMII ,
RMII
MII , GMII , TBI ,
RTBI , RGMII ,
RMII
MII , GMII , TBI ,
RTBI , RGMII ,
RMII
RTBI , RGMII ,
RMII
DDR/DDR2/
内存控制器
安全
发动机
XOR
发动机
512-Kbyte
二级缓存/
SRAM
本地总线控制器
可编程中断
控制器( PIC)的
DUART
I
2
C
调节器
I
2
C
调节器
eTSEC
10/100/1Gb
eTSEC
10/100/1Gb
eTSEC
10/100/1Gb
eTSEC
10/100/1Gb
e500内核
32 KB的L1
指令
缓存
32-Kbyte
L1数据
缓存
e500
相干性
模块
核心情结
公共汽车
串行RapidIO ™
or
PCI Express的
海洋
开关
FABRIC
32位PCI总线接口
(如果不使用64位)的
32位PCI /
64位PCI / PCI -X
总线接口
4通道DMA
调节器
RapidIO的4倍
X8的PCI Express
PCI 32位
66兆赫
PCI / PCI -X
133兆赫
图1. MPC8548E框图
1.1
主要特点
下面的列表提供了MPC8548E的功能集的概述:
•基于Power Architecture®技术的高性能32位内核。
- 32 KB的L1指令缓存和奇偶校验保护32 KB的L1数据缓存。缓存可以
是锁定的完全或在每行的基础上,具有用于指令和数据的独立的锁定。
- 信号处理引擎(SPE)的APU (辅助处理单元) 。提供了一个广泛的
指令对矢量( 64位)整数和小数运算设定。这些指令同时使用
64位的GPR的上部和下部的话,因为它们是由在SPE APU的定义。
- 双精度浮点APU 。提供指令,用于双精度(64位)中设置
浮点使用64位的GPR的指令。
- 36位寻址实
- 嵌入式矢量和标量单精度浮点的APU 。提供的指令集
对于单精度( 32位)浮点指令。
- 内存管理单元( MMU ) 。专门设计用于嵌入式应用。支持
4K字节, 4 GB的页面大小。
- 增强的硬件和软件的调试支持
MPC8548E的PowerQUICC ™III集成处理器的硬件规格,版本6
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概观
- 性能监控设施是类似于,但分开的MPC8548E性能
MONITOR
E500的定义却并不在此设备上实现的功能。它通常也定义了一些功能
该设备实现了更具体。这些差异的理解可以是关键
确保正确的操作。
• 512 KB的L2高速缓存/ SRAM
- 灵活配置。
- 全面支持ECC在64位边界在两个高速缓存和SRAM模式
- 缓存模式支持的指令缓存,数据缓存,或两者兼而有之。
- 外部的主人可以强制数据通过编程的存储分配到缓存中
范围或特殊事务类型(藏起来) 。
- 1 ,2或4的方法可被配置为仅藏起来。
- 八路成组相联高速缓存组织( 32个字节的缓存行)
- 支持锁定整个缓存或选定行。个别行锁设置,通过清除
Book电子指令或外部掌握交易。
- 全球锁和Flash进行结算,通过写入L2配置寄存器
- 指令和数据锁可分别闪存清除。
- SRAM功能包括以下内容:
- I / O设备的访问SRAM地区按标记为可窥探(全球)交易。
- 区域可以驻留在内存映射对齐的任何位置。
- 字节访问的ECC使用的读 - 修改 - 写处理访问保护
更小的超高速缓存行的访问。
•地址翻译和映射单元(通邮)
- 八个本地访问窗口中定义的本地36位地址空间中的映射。
- 入站和出站ATMUs映射到较大的外部地址空间。
- 三个入站加窗的配置窗口中的PCI / PCI -X和PCI Express
- 四入窗加上的RapidIO ™默认的窗口
- 四个对外窗口加上默认转换为PCI / PCI -X和PCI Express
- 8个输出窗口以及默认的翻译与RapidIO的分割和
子分割支持
• DDR / DDR2内存控制器
- 可编程定时支持DDR和DDR2 SDRAM
- 64位的数据接口
- 四家银行的内存支持,每个高达4千兆字节,最大为16 GB的
- 从64兆到4千兆位的DRAM芯片配置, × 8 / × 16数据端口
- 全面支持ECC
- 页面模式支持
- 多达16个同时打开的页面的DDR
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概观
- 多达32个同时打开页面DDR2
- 连续或非连续的内存映射
- 读 - 修改 - 写支持RapidIO的原子递增,递减,设置和清除
交易
- 自我刷新SDRAM睡眠模式的支持
- 片上终端支持时,使用DDR2
- 支持自动清爽
- 在的即时功率管理使用CKE信号
- 注册的DIMM支持
- 通过JTAG端口快速内存访问
- 2.5 -V SSTL_2兼容的I / O( 1.8 -V SSTL_1.8为DDR2 )
- 支持电池供电的主内存
可编程中断控制器( PIC)的
- 编程模型是符合的OpenPIC架构。
- 支持16个可编程的中断和处理器的任务优先级
- 支持12离散外部中断
- 支持4消息, 32位的消息中断
- 支持的外部中断控制器的连接,如8259的可编程
中断控制器
- 四个全球高分辨率定时器/计数器,可以产生中断
- 支持各种其它内部中断源
- 全面支持嵌套中断交付
- 中断可以被路由到外部引脚用于外部处理。
- 中断可以被路由到e500内核的标准或关键的中断输入。
- 总结中断寄存器允许快速识别中断源。
集成安全引擎( SEC)的优化处理所有与安全相关的算法,
IKE, WTLS / WAP, SSL / TLS和3GPP
- 四个加密通道,每个通道支持多命令描述符链
- 对加密执行单元通过一个集成控制器的动态分配
- 缓冲区256字节为每个执行单元的大小,对大数据量的流量控制
- PKEU公共密钥执行单元
- RSA和Diffie -Hellman的;可编程领域规模高达2048位
- 对于F椭圆曲线密码
2
M和F( P)模式和可编程领域规模达
511位
- 申 - 数据加密标准执行单元
- DES , 3DES
- 两个密钥( K1,K2) ,三键( K1,K2, K3)
- ECB和CBC模式DES和3DES
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概观
- AESU - 高级加密标准单元
- 实现了Rijndael算法的对称密钥密码
- ECB , CBC ,点击率和CCM模式
- 128位,192位和256位的密钥长度
- AFEU -ARC四个执行单位
- 实现一个流密码与RC4算法兼容
- 40〜 128位的可编程按键
- MDEU -消息摘要执行单元
- 与SHA 160-或256位的消息摘要
- MD5的128位消息摘要
- 与HMAC算法要么
- KEU -霞执行单元
- 实现F8算法进行加密和F9算法进行完整性检查
- 同时支持A5 / 3和GEA - 3算法
- RNG随机数发生器
- XOR引擎在RAID存储应用的奇偶校验
我双
2
ç控制器
•双线接口
- 多主支持
•主机或从机我
2
C模式的支持
- 片上数字滤波拒绝在公共汽车上钉
引导定序
- 从串行ROM通过I可选加载配置数据复位
2
C接口
- 可用于初始化配置寄存器和/或存储器
- 支持扩展I
2
Ç寻址模式
- 数据完整性检查与前导签名和CRC
DUART
- 两个4线接口(SIN , SOUT , RTS , CTS )
- 与原来的16450 UART和PC16550D编程模型兼容
本地总线控制器( LBC )
- 复用的32位地址和数据总线速度高达133 MHz的工作
- 八片选支持8块外部奴隶
- 最多八拍突发传输
- 在32位,16位和8位端口的大小由一个片上存储器控制器控制。
- 可在每个片选分为三个协议引擎:
- 通用片选机( GPCM )
- 三个用户可编程的机器( UPMS )
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