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GS840FH32AT-8.5I 256K ×18 , 128K ×32 , 128K ×36的4Mb同步突发静态存储器 (256K x 18, 128K x 32, 128K x 36 4Mb Sync Burst SRAMs)
.型号:   GS840FH32AT-8.5I
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描述: 256K ×18 , 128K ×32 , 128K ×36的4Mb同步突发静态存储器
256K x 18, 128K x 32, 128K x 36 4Mb Sync Burst SRAMs
文件大小 :   544 K    
页数 : 21 页
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品牌   GSI [ GSI TECHNOLOGY ]
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100%
GS840FH18/32/36AT-8/8.5/10/12
TQFP
商用温度
工业级温度
特点
•流经模式操作
• 3.3 V +10 % / - 5 %,核心供电
• 2.5 V或3.3 V的I / O供电
• LBO引脚的直线或交错突发模式
•在模式引脚内部输入电阻允许浮动模式引脚
•默认为交错管道模式
•字节写( BW)和/或全局写( GW )的操作
•常见的数据输入和数据输出
•时钟控制,注册地址,数据和控制
•内部自定时写周期
•用于便携式应用的自动断电
• JEDEC标准的100引脚TQFP
•无铅100引脚TQFP封装
256K ×18 , 128K ×32 , 128K ×36
4MB同步突发静态存储器
8 NS- 12 NS
3.3 V V
DD
3.3 V和2.5 V的I / O
计数器可以被配置成在计算的线性或
交错为了与线性突发顺序( LBO )的输入。该
突发功能不需要使用。新的地址可以被装载
在每一个周期用的芯片性能不劣化。
设计为兼容
对于突发的RAM JEDEC标准要求的FT模式引脚
选项​​(引脚14上的TQFP ) 。董事会用地流过突发
RAM的设计应采用V
SS
连接到FT销
位置,以确保最广泛的访问多个供应商
源。设计与FT引脚焊盘连接到低电平电路板可能
塞满了GSI的管线/流过可配置的突发
RAM中或通过或可配置的突发任何供应商的流程
SRAM 。设计与FT引脚位置颠簸接高电平或
浮动必须采用不可配置的流量通过突发
RAM , (例如, GS840FH18 / 32 / 36A ) ,通过实现流量
功能。
字节写和全局写
通过使用字节写使能进行字节写操作
(BW)的输入与一个或多个单独的字节的写
信号( Bx的) 。此外,全局写( GW)是供
写的字节写入所有字节在同一时间,不管
控制输入。
睡眠模式
低功耗(休眠模式)通过断言实现
(高)的ZZ的信号,或通过停止时钟(CK) 。
在休眠模式下的内存数据将被保留。
核心和接口电压
该GS840FH18 / 32 / 36A工作在3.3 V电源供电
和所有输入/输出3.3 V - 2.5 V兼容。
单独的输出电源(V
DDQ
)引脚用于解耦
从内部电路输出的噪声。
功能说明
应用
该GS840FH18 / 32 / 36A是一种4718592位( 4,194,304位为
X32版本)的高性能同步SRAM与
2位爆裂地址计数器。虽然一个类型的原本
对于二级缓存的应用程序支持开发高
高性能CPU ,该装置现在发现应用
同步SRAM的应用范围从DSP总店
联网芯片组的支持。该GS840FH18 / 32 / 36A是
可在一个JEDEC标准的100引脚TQFP封装。
控制
地址,数据I / O的芯片使(E
1
, E
2
, E
3
) ,地址爆
控制输入​​( ADSP , ADSC , ADV ) ,写控制输入
( Bx的,BW , GW)是同步的,并通过一个控制
正边沿触发的时钟输入端( CK) 。输出使能( G)
和断电控制( ZZ )是异步输入。爆
周期可以与任何ADSP ADSC或输入来启动。在
连拍模式下,会产生后续的突发地址
在内部,并通过ADV控制。突发地址
参数简介
-8
-8.5
-10
-12
溢流
t
KQ
8纳秒
8.5纳秒
10纳秒
12纳秒
通过TCYCLE 9 NS
10纳秒
12纳秒
15纳秒
2-1-1-1
I
DD
210毫安190毫安165毫安135毫安
冯: 1.07 10/2004
1/21
©1999 , GSI技术
规格援引如有更改,恕不另行通知。对于最新的文档,请参见http://www.gsitechnology.com 。
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