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JANTX1N5532CUR  JANTX1N5533DTR-1  JANTX1N5532CUR-1  JANTX1N5534-1  JANTX1N5533BTR-1  JANTX1N5532TR-1  JANTX1N5533CUR-1  JANTX1N5532D-1  JANTX1N5534TR-1  JANTX1N5534D  
HSD16M32D4-13 同步DRAM模块64Mbyte ( 16Mx32位) , 100PIN DIMM , 4Banks , 8K参考, 3.3V (Synchronous DRAM Module 64Mbyte(16Mx32-Bit), 100pin DIMM, 4Banks, 8K Ref., 3.3V)
.型号:   HSD16M32D4-13
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描述: 同步DRAM模块64Mbyte ( 16Mx32位) , 100PIN DIMM , 4Banks , 8K参考, 3.3V
Synchronous DRAM Module 64Mbyte(16Mx32-Bit), 100pin DIMM, 4Banks, 8K Ref., 3.3V
文件大小 :   145 K    
页数 : 10 页
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品牌   HANBIT [ HANBIT ELECTRONICS CO.,LTD ]
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100%
韩光
HSD16M32D4
3.3V
1200Ω
D
OUT
870Ω
50pF*
V
OH
(DC )= 2.4V时,我
OH
= -2mA
V
OL
( DC )= 0.4V时,我
OL
= 2毫安
(图1)的直流输出负载
D
OUT
Z0=50Ω
V
tt
=1.4V
50Ω
50pF
(图2 ) AC输出负载电路
经营AC参数
(交流工作条件,除非另有说明)
VERSION
参数
行有效至行主动延迟
RAS到CAS延迟
行预充电时间
行活动时间
符号
-13
t
RRD
(分钟)
t
RP
(分钟)
t
RP
(分钟)
t
RAS
(分钟)
t
RAS
(最大)
TRC
(分钟)
单位
-12
16
20
20
48
100
65
68
2
2 CLK + 20纳秒
1
1
1
2
ea
CLK
CLK
CLK
70
70
-10
20
20
20
50
-10L
20
20
20
50
ns
ns
ns
ns
ns
ns
CLK
15
20
20
45
1
1
1
1
行周期时间
在过去的数据来行预充电
到主动延迟的最后一个数据
最后的数据到新的关口。地址的延迟
在最后的数据以突发停止
上校地址上校地址的延迟
的有效输出数据的数量
1
2.5
t
RDL
(分钟)
t
DAL
(分钟)
t
CDL
(分钟)
t
BDL
(分钟)
t
CCD
(分钟)
CAS延时= 3
CAS延时= 2
-
2
2
3
4
1
注意事项:
1.时钟周期的最小数目是通过分割与时钟周期时间和所需要的最小时间来确定
然后四舍五入到下一个较大整数。
2.最小的延迟才能完成写操作。
3.所有部件,使每一个周期的列地址的变化。
4.如遇行预充电中断,自动预充电和读取突发停止。
.
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7
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