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C315C479J2G5CA  C315C479J1R5TA  SN65C3222DWR  SN65C3221EDBR  C315C479G2U5HA  SN65C3221EDB  C315C479G2G5CA  C315C479G2R5HA  C315C479F5G5CA  C315C479G5U5TA  
HY64LD16162M 1M ×16位低功耗低1T / 1C伪SRAM (1M x 16 bit Low Low Power 1T/1C Pseudo SRAM)
.型号:   HY64LD16162M
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描述: 1M ×16位低功耗低1T / 1C伪SRAM
1M x 16 bit Low Low Power 1T/1C Pseudo SRAM
文件大小 :   347 K    
页数 : 11 页
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品牌   HYNIX [ HYNIX SEMICONDUCTOR ]
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100%
HY64LD16162M系列
写周期1(注1 ,4,5 ,9,10 )( / WE控制)
TWC
添加
tWR的
(2)
/CS1
TCW
CS2
VIH
TAW
TBW
/ UB , / LB
/ WE
高-Z
TAS
TWP
TDW
TDH
DATA IN
数据有效
tWHZ
(3,8)
拖车
(6)
(7)
数据输出
写周期2(注1 ,4,5 ,9,10 )( / CS1控制)
TWC
添加
TAS
/CS1
TCW
tWR的
(2)
CS2
VIH
TAW
TBW
/ UB , / LB
/ WE
高-Z
TWP
TDW
TDH
DATA IN
数据有效
数据输出
高-Z
注意事项:
1.低/ CS1 ,低/ WE和低/ UB和/或/ LB的重叠期间,写操作。
2. tWR的是从/ CS1较早测量, / LB, / UB ,或/ WE变高到写周期的结束。
3.在此期间, I / O引脚处于输出状态,从而使相位相反的输出的输入信号不能被应用。
4.如果/ CS1 , / LB和/ UB低的转变同时发生的/ WE低电平的跳变或之后
/ WE的转换,输出将保持在高阻抗状态。
5 / OE是低电平持续( / OE = V
IL
)
6.问(数据输出)是无效的数据。
7.问(数据输出)的下一个地址的读数据。
8. tWHZ被定义为在所述输出达到高阻抗状态的时间。
它没有被引用到输出电压电平。
9. / CS1在高为待机状态,低电平有效。 / UB和/ LB高为待机,低有效。
10.不要输入数据的I / O引脚,而它们在输出状态。
修订版1.7
三月。 2002年
8
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