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初步信息
ICS674-01
用户可配置分频器
描述
该ICS674-01由2个独立的
可配置的分隔。该分频器是一个7位
分频器，可通过3至129.分
乙分频器包括一个9位的除法器后跟
后分频器。 9位分频器可以除以12
到519.分后有8种设置
1 ，2，4 ，5，6 ，7，8和10得到的最大总
的5190分频的A和B分频器可
级联给予的669510的最大鸿沟。
该ICS674-01支持ICS673 PLL
积木，使构建一个完整的用户
自定义的PLL合成器。
特点
•打包为28引脚SSOP （ 150 mil主体）
•支持ICS673 PLL积木
•用户通过设置输入引脚决定的鸿沟
•所有选择输入上拉
•包括一个7位分OUTA
•包括一个9位分频器和一个可选的
后置分频器的OUTB
• 3.3 V或5.0 V工作电压
•工业级温度范围内使用
• 25毫安驱动器的TTL电平的能力
•先进的低功耗CMOS工艺
框图
A6:A0
7
VDD
2
GND
3
INA
分配器的
(7-Bit)
产量
卜FF器
OUTA
INB
分频器B
(9-Bit)
POST
分频器
产量
卜FF器
OUTB
9
B8:B0
3
S2:S0
1
修订版033199
印00年11月15日
集成电路系统• 525赛街•圣何塞• CA • 95126 • （ 408 ） 295-9800tel • （ 408 ） 295-9818fax
MDS 674-01一
初步信息
ICS674-01
用户可配置分频器
引脚分配
A5
A6
S0
S1
S2
VDD
INA
INB
GND
B0
B1
B2
B3
B4
分频后的表
28
27
26
25
24
23
22
21
20
19
18
17
16
15
A4
A3
A2
A1
A0
VDD
OUTA
OUTB
GND
GND
B8
B7
B6
B5
1
2
3
4
5
6
7
8
9
10
11
12
13
14
S2
5脚
0
0
0
0
1
1
1
1
S1
引脚4
0
0
1
1
0
0
1
1
S0
3脚
0
1
0
1
0
1
0
1
POST
DIVIDE
10
2
8
4
5
7
1
6
引脚说明
针＃
1, 2, 24-28
3, 4, 5
6, 23
7
8
9, 19, 20
10-18
21
22
名字
A5, A6, A0-A4
S0, S1, S2
VDD
INA
INB
GND
B0-B8
OUTB
OUTA
类型描述
我（ PU ）分配器的字输入引脚。形成的二进制数从3到129 。
我（ PU ）选择引脚邮政分频器。请参见上表。
P
I
I
P
连接到VDD 。
分配器的输入端。
除法器B输入端。
连接到地面。
我（ PU ）分频器B字输入引脚。形成的二进制数从12到519 。
O
O
分频器B输出。
分配器的输出。
KEY：
我（ PU） =输入，带内部上拉电阻; I =输入（无上拉） ; O =输出;
P =电源连接
外部元件
该ICS674-01需要一个0.01μF去耦电容被连接VDD和GND之间。它
必须连接靠近ICS674-01以减少引线电感。端接33Ω的电阻可以
串联在OUTA和OUTB管脚被使用。
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MDS 674-01一
初步信息
ICS674-01
用户可配置分频器
判断（设置）分频器
用户可以完全控制在设定所需的鸿沟。用户应连接相应的分频选择
输入引脚直接在地面（或VDD ，因为内部上拉电阻，尽管这不是必需的）
印刷电路板布线，这样ICS674-01自动产生正确的鸿沟，当所有
组件焊接。另外，也可以连接输入到并行I / O端口，以改变
分。
该ICS674-01的除法可通过以下简单的公式来确定：
鸿沟A = DAW + 2
哪里
除法一言（ DAW ） = 1 127 （ 0不允许） 。
除以B = （ DBW + 8 ） • PD
哪里
分频器B字（ DBW ）= 4 511 （ 0,1,2,3 ，不允许） 。
后置分频器（ PD ）=第2页值
例如，假设分A希望是61和除法乙希望是284 ，然后
DAW = 59 ， DBW = 276和PD = 1，这意味着A6 ： A0为0111011 ， B8 ： B0为
100010100和S2 ： S0为110。由于所有的输入有上拉，只需要到地
零销，即A 6， A 2， B7 ，B6， B5 ，B3， B1，B0和S0 。
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ICS674-01
用户可配置分频器
使用与ICS673-01的ICS674-01 ：
该ICS674-01可与ICS673-01用于构建一个频率合成器。下面的例子
示出了一个典型的应用程序时的参考时钟是在MHz范围：
参考
时钟
鸿沟
REFIN
ICS673-01
FBIN
CLK1
产量
时钟
CLK2
ICS674-01
POST
DIVIDE
鸿沟B
如果参照是在kHz范围内，例如8千赫，下面的配置可能会更
典型：
参考
时钟
REFIN
ICS673-01
FBIN
CLK1
产量
时钟
CLK2
鸿沟
ICS674-01
POST
DIVIDE
鸿沟B
注意，这两个例子中除以B被连接到ICS673的输出。这是因为除法乙
具有更高的工作频率比除以A.
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ICS674-01
用户可配置分频器
最大
7
VDD+0.5
VDD+0.5
70
85
260
150
5.5
0.8
(VDD/2)-1
0.4
单位
V
V
V
°C
°C
°C
°C
V
V
V
V
V
V
V
mA
mA
mA
k
Ω
pF
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
ns
ns
%
%
%
参数
条件
最低
典型
绝对最大额定值（应力进行OND这些都可以permanentl损坏设备）
e
电源电压（VDD）
参考GND
输入
参考GND
-0.5
时钟输出
参考GND
-0.5
工作环境温度
0
工作环境温度
我的版本
-40
焊接温度
10秒以内
储存温度
-65
直流特性（ VDD = 5.0V ，除非另有说明）
h
工作电压（VDD）
3
输入高电压， VIH
所有的A，B ，和S引脚
2
输入低电压， VIL
所有的A，B ，和S引脚
输入高电压， VIH ， INA和INB只
(VDD/2)+1
VDD/2
输入低电压， VIL ， INA和INB只
VDD/2
输出高电压， VOH
IOH=-25mA
2.4
输出低电压， VOL
IOL=25mA
国际直拨电话，作品。供应姜黄素。 ， DIVA = DIVB = 20在3.3 V
无负载，鱼翅= 100 MHz的
3
5
国际直拨电话，作品。供应姜黄素。 ， DIVA = DIVB 20 = 5 V时
无负载，鱼翅= 100 MHz的
短路电流，输出
±70
片内上拉电阻
A， B，S选择引脚
270
输入电容
A， B，S选择引脚
5
交流特性（ VDD = 5.0V ，除非另有说明）
h
输入频率，分配器的
在3.3 V
0
输入频率，分频器B
在3.3 V
0
输入频率，分配器的
在5 V
0
输入频率，分频器B
在5 V
0
输入频率，分频器A（工业级温度） ，在3.3 V ，在85°C
0
输入频率，在85°C分频器B（工业温度） ，在3.3 V
0
输入频率，分频器A（工业级温度）的5 V ，在85°C
0
输入频率，在85°C分频器B（工业温度）在5 V
0
输出时钟上升时间
0.8〜 2.0V
1
输出时钟下降时间
2.0〜 0.8V
1
OUTB时钟占空比（见注）
在VDD / 2
45
49至51
OUTB时钟占空比，奇后分频器
在VDD / 2 ，除PD = 1
40
OUTA时钟占空比（见注）
在VDD / 2
20
135
180
200
235
125
170
190
220
55
60
98.5
注意：
OUTA的占空比取决于所选择的鸿沟。这是因为OUTA变低了2个输入
时钟周期的INA 。因此，举例来说，如果选择20的分频，占空比将是90％。
类似地，如果P D = 1被选择为OUTB ，占空比将依赖于所选择的鸿沟。在这
案例OUTB变高对INB约8个输入时钟周期。
5
修订版033199
印00年11月15日
集成电路系统• 525赛街•圣何塞• CA • 95126 • （ 408 ） 295-9800tel • （ 408 ） 295-9818fax
MDS 674-01一
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