初步
集成
电路
系统公司
ICS843002I-40
175MH
Z
, F
EMTO
C
锁
™ VCXO B
ASED
SONET / SDH的Ĵ
伊特尔
A
TTENUATOR
F
EATURES
•
( 2 )差分LVPECL输出
•
可选CLKX , nCLKx差分输入对
•
CLKX , nCLKx对可以接受以下差异
输入电平: LVPECL , LVDS , LVHSTL , SSTL , HCSL或
单端LVCMOS或LVTTL电平
•
最大输出频率: 175MHz的
•
FemtoClock VCO频率范围:为560MHz - 700MHz的
•
RMS相位抖动@ 155.52MHz ,使用19.44MHz晶振
( 12kHz至20MHz ) : 0.81ps (典型值)
•
全3.3V或3.3V混合核心/ 2.5V输出电源电压
•
-40 ° C至85°C的工作环境温度
G
ENERAL
D
ESCRIPTION
该ICS843002I -40是一个构件
HiPerClocks ™系列高性能时钟
HiPerClockS ™
从IC解决方案。该ICS843002I -40是PLL
基于同步时钟发生器,它
用于SONET / SDH线路卡应用进行了优化
其中抖动衰减和频率转换是必要的。
该装置包含了串联两个内部PLL阶段
串联。第一阶段的PLL使用该优化的VCXO
提供参考时钟抖动衰减和抖动会
宽容,并提供一个稳定的基准时钟的第二
PLL阶段(通常是19.44MHz ) 。第二个PLL阶段
提供了额外的倍频( 32倍),并且它
通过使用低相位噪声保持低输出抖动
FemtoClock VCO。 PLL倍频比选择
使用设备的输入选择引脚内部查找表。
该装置的性能和PLL乘法比率
优化,以支持非FEC (非前向纠错)
SONET / SDH应用率高达OC- 48 ( SONET )
或STM -16 (SDH) 。 VCXO的要求使用一个外部的,
便宜的可牵引的结晶。 VCXO的PLL使用的外部无源
这是用来优化PLL环路滤波器元件
环路带宽和为给定的阻尼特性
线路卡应用。
ICS
P
IN
A
SSIGNMENT
XTAL_OUT
XTAL_IN
R_SEL2
R_SEL1
R_SEL0
nCLK1
CLK1
V
EE
该ICS843002I - 40包括两个时钟输入端口。每一个
可以接受的单端或差分输入。每
输入端口还包括一个活动检测器电路,其
通过LOR0和LOR1报告的逻辑输入时钟活动
输出管脚。两个输入端口供给的输入选择多路复用器。
“无中断切换”是通过适当的滤波器来实现
调优。抖动转移和漂移特性
经环路滤波器的调谐和相位瞬变的影响
性能是通过两个环路滤波器调谐的影响,并
所述两个参考时钟之间的对准误差。
典型的ICS843002I - 40配置的SONET / SDH系统:
•
VCXO 19.44MHz晶振
•
环路带宽: 50赫兹 - 250Hz的
•
输入参考时钟频率的选择:
19.44MHz , 38.88MHz , 77.76MHz , 155.52MHz ,
311.04MHz , 622.08MHz的
•
输出时钟频率的选择:
19.44MHz , 77.76MHz , 155.52MHz ,高阻
32 31 30 29 28 27 26 25
LF1
LF0
ISET
V
CC
CLK0
nCLK0
CLK_SEL
nc
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
QA_SEL1
QA_SEL0
QB_SEL1
QB_SEL0
V
CCA
NQA
QA
nc
24
23
22
21
20
19
18
17
LOR0
LOR1
nc
V
CCO
_
LVCMOS
V
CCO
_
LVPECL
NQB
QB
V
EE
ICS843002I-40
32引脚VFQFN
采用5mm x 5mm X 0.75毫米包体
ķ套餐
顶视图
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司( ICS)保留更改任何电路或规格,恕不另行通知。
843002AKI-40
www.icst.com/products/hiperclocks.html
1
REV 。一个2005年6月22日
初步
集成
电路
系统公司
ICS843002I-40
175MH
Z
, F
EMTO
C
锁
™ VCXO B
ASED
SONET / SDH的Ĵ
伊特尔
A
TTENUATOR
描述
环路滤波器连接节点引脚。
电荷泵电流设置引脚。
核心供电引脚。
下拉
上拉/
下拉
下拉
上拉
上拉
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
V
CC
当左/ 2偏置电压浮动。
输入时钟选择。 LVCMOS / LVTTL接口电平。见表3A 。
LVPECL输出分频控制QA / NQA输出。请参阅表3C 。
LVPECL输出分频控制QB / NQB输出。请参阅表3C 。
模拟电源引脚。
差分时钟输出对。 LVPECL接口电平。
负电源引脚。
差分时钟输出对。 LVPECL接口电平。
输出电源引脚QA , NQA和QB , NQB 。
电源引脚LOR0和LOR1 。
无连接。
报警输出,为CLK1参考的损失。
LVCMOS / LVTTL接口电平。
报警输出,为CLK0参考的损失。
LVCMOS / LVTTL接口电平。
上拉/铟(Inver)婷差分时钟输入。
下拉V
CC
当左/ 2偏置电压浮动。
下拉非INVER婷差分时钟输入。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2
3
4
5
6
7
9,
10
12,
13
14
15, 16
17, 27
18, 19
20
21
8, 11, 22
23
24
25
名字
LF1 , LF0
ISET
V
CC
CLK0
nCLK0
CLK_SEL
QA_SEL1,
QA_SEL0
QB_SEL1,
QB_SEL0
V
CCA
QA , NQA
V
EE
QB , NQB
V
CCO_LVPECL
V
CCO_LVCMOS
nc
LOR1
LOR0
nCLK1
TYPE
类似物
输入/输出
类似物
输入/输出
动力
输入
输入
输入
输入
输入
动力
产量
动力
产量
动力
动力
未使用
产量
产量
输入
26
CLK1
输入
28,
R_SEL0,
R_SEL1,
输入
下拉输入分频器选择。 LVCMOS / LVTTL接口。请参阅表3B 。
29,
R_SEL2
30
CR振荡器,石英晶体界面。 XTAL_OUT是输出。
31,
XTAL_OUT ,
输入
XTAL_IN是输入。
32
XTAL_IN
注意:
上拉
和
下拉
是指内部输入电阻。见表2 ,引脚特性,为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最小典型
4
50
50
最大
单位
pF
kΩ
kΩ
843002AKI-40
www.icst.com/products/hiperclocks.html
3
REV 。一个2005年6月22日