MAX34334CSE 第1页-第5页 PDF中文翻译页面详情预览
512K ×36 , 1M ×18
2.5V同步ZBT SRAM的™
2.5V的I / O ,突发计数器
流水线输出
x
x
IDT71T75602
IDT71T75802
特点
512K ×36 , 1M ×18的内存配置
支持高性能系统的运行速度 - 225兆赫
(3.0纳秒时钟至数据访问)
ZBT
TM
特点 - 读和写之间没有死循环
周期
内部同步输出缓冲器能消除
需要控制
OE
单R / W (读/写)控制引脚
W
正时钟边沿触发的地址,数据和控制
信号注册了全流水线的应用
4字突发能力(交错或线性)
单个字节写( BW
1
-
BW
4
)控制(可配合活动)
BW
三芯片使简单的深度扩张
2.5V的电源( ±5%)
2.5V的I / O电压(V
DDQ
)
功率下降ZZ输入控制
边界扫描JTAG接口( IEEE 1149.1兼容)
包装在JEDEC标准的100引脚塑料薄型四方
扁平封装( TQFP ) , 119球栅阵列( BGA )
描述
该IDT71T75602 / 802都是2.5V的高速18874368位
( 18兆位)同步SRAM 。它们被设计用来消除死
转弯总线周期时,公交车周围的读取和写入操作,或
写入和读取。因此,他们已获得的名称ZBT
TM
或零
总线周转。
地址和控制信号被施加到SRAM中1
时钟周期,并且两个周期后,相关联的数据的周期发生时,无论是
读取或写入。
该IDT71T75602 / 802包含的数据I / O,地址和控制信号
寄存器。输出使能是唯一的异步信号,并且可以使用
禁止输出在任何给定的时间。
时钟使能
CEN
引脚允许IDT71T75602 / 802的操作
只要有必要暂停。所有同步输入被忽略
当( CEN )高,内部设备寄存器将保持其先前的
值。
有三个芯片使能引脚( CE
1
,CE
2
,
CE
2
) ,其允许
当需要时,用户可以取消选择该设备。如果这三个中的任何一个不
置当ADV / LD为低时,没有新的存储器操作可以被发起。
x
x
x
x
x
x
x
x
x
x
x
x
引脚说明摘要
A
0
-A
19
地址输入
芯片使
OUTPUT ENABLE
读/写信号
时钟使能
单个字节写入选择
时钟
提前破灭地址/加载新地址
线性/交错突发订单
测试模式选择
测试数据输入
测试时钟
测试数据输入
JTAG复位(可选)
睡眠模式
数据输入/输出
核心电源, I / O电源
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
产量
输入
输入
I / O
供应
供应
同步
同步
异步
同步
同步
同步
不适用
同步
STATIC
不适用
不适用
不适用
不适用
异步
同步
同步
STATIC
STATIC
CE
1
,CE
2
,
CE
2
OE
R/
W
CEN
BW
1
,
BW
2
,
BW
3
,
BW
4
CLK
ADV /
LD
LBO
TMS
TDI
TCK
TDO
TRST
ZZ
I / O
0
-I / O
31
, I / O
P1
-I / O
P4
V
DD
, V
DDQ
V
SS
2004年4月
1
©2004集成设备技术有限公司
DSC-5313/08
5313 TBL 01
IDT71T75602 , IDT71T75802 , 512K ×36 , 1M ×18 , 2.5V同步ZBT SRAM的™与
2.5V的I / O ,突发计数器和流水线输出
商用和工业温度范围
说明(续)
然而,任何挂起的数据传输(读或写)将完成。
数据总线将三态的芯片取消两个周期后,还是写
被启动。
该IDT71T75602 / 802具有片上串计数器。在突发
模式中, IDT71T75602 / 802可提供4个周期的数据为一个单一的
地址提供给SRAM中。色同步信号序列的顺序是
由定义
LBO
输入引脚。该
LBO
针和线之间的选择
交错突发序列。在ADV / LD信号用于加载一个新的
外部地址( ADV / LD = LOW)或增加内部突发计数器
( ADV / LD =高) 。
该IDT71T75602 / 802的SRAM采用IDT最新的高性能
2.5V CMOS工艺制造,并且被包装在JEDEC标准14毫米X
20毫米100PIN薄塑料四方扁平封装( TQFP ),以及一个119球栅
阵列(BGA) 。
引脚德网络nitions
(1)
符号
A
0
-A
19
ADV /
LD
引脚功能
地址输入
前进/负载
I / O
I
I
活跃
不适用
不适用
描述
同步地址输入。地址寄存器由CLK的上升沿的组合触发,
ADV /
LD
低,
CEN
低,真正的芯片使。
ADV /
LD
]是用于加载新的地址和控制的内部寄存器时,它是一个同步hronous输入
采样罗瓦特在时钟的与所选择的芯片的上升沿。当ADV /
LD
低与芯片取消,
正在进行的任何突发终止。当ADV /
LD
被采样为高电平则内部突发计数器先进
因为这是正在进行的任何突发。外部地址将被忽略时, ADV /
LD
采样为高电平。
R/
W
信号是一个同步输入,标识发起的当前负载周期是否是读或写访问
到存储器阵列。对于当前周期中的数据总线活动发生两个时钟周期后。
同步时钟使能输入。当
CEN
采样为高电平,其它所有的同步输入,包括时钟是
忽略和输出保持不变。的效果
CEN
采样高的器件输出好像低
高时钟转换并没有出现。对于正常操作,
CEN
在时钟的上升沿必须采样为低电平。
同步字节写使能。每个9位字节都有自己的有源低字节写使能。上载写周期
(当R /
W
和ADV /
LD
采样低)相应的字节写信号(
BW
1
-
BW
4
)必须是有效的。字节
写信号,还必须对突发写入的每个周期中有效。字节写信号被忽略,当R /
W
采样
高。数据的相应字节(多个)的两个周期后写入到器件中。
BW
1
-
BW
4
都可以接低电平,如果
总是在做写入整个36位字。
同步低电平有效芯片使能。
CE
1
CE
2
使用带有CE
2
使IDT71T75602 / 802 (
CE
1
or
CE
2
高采样或CE
2
采样低点)和ADV /
LD
低,在时钟的上升沿,将启动一个取消选择周期。该
ZBT
TM
有2个周期取消选择,即数据总线将三态两个时钟周期开始后取消。
同步高电平有效芯片使能。 CE
2
用于与
CE
1
CE
2
以使芯片。 CE
2
具有反向极性
但其它方面与
CE
1
CE
2
.
这是时钟输入到IDT71T75602 / 802 。以外
OE
,对于该设备的所有定时的引用都是用
相对于CLK的上升沿。
同步数据输入/输出( I / O)引脚。两个数据输入路径和输出的数据路径被登记并触发
由CLK的上升沿。
突发为了选择输入。当
LBO
是高的交错突发序列被选择。当
LBO
是低的
线性脉冲串顺序被选择。
LBO
是一个静态输入和设备操作过程中必须保持不变。
异步输出使能。
OE
必须是低以从71T75602 / 802读取数据。当
OE
较高的I / O引脚
处于高阻抗状态。
OE
并不需要进行主动控制的用于读取和写入周期。在正常
操作时,
OE
可以连接到低电平。
给出了TAP控制器的输入命令。采样TDK的上升沿。该引脚具有内部上拉。
寄存器置于TDI和TDO之间的串行输入。采样于TCK的上升沿。该引脚具有内部
上拉。
TAP控制器的时钟输入。每个TAP事件计时。测试输入被捕获的上升TCK的边缘,而
测试输出由TCK的下降沿驱动。该引脚具有内部上拉。
寄存器置于TDI和TDO之间的串行输出。根据TAP的状态。这输出有效
控制器。
可选的异步JTAG复位。可用于复位TAP控制器,但不是必需的。 JTAG复位发生
自动上电时,也使用复位TMS和TCK每IEEE 1149.1 。如果不使用
TRST
可留
浮动。该引脚具有内部上拉。只适用于BGA封装。
同步睡眠模式的输入。 ZZ HIGH将门CLK内部和断电IDT71T75602 / 802其
最低的功耗水平。数据保存期限保证睡眠模式。该引脚具有内部下拉。
2.5V内核电源。
2.5V的I / O供电。
地面上。
5313 TBL 02
R/
W
READ / WRITE
时钟使能
I
I
不适用
CEN
BW
1
-
BW
4
单个字节
写入启用
I
CE
1
,
CE
2
芯片使
I
CE
2
CLK
I / O
0
-I / O
31
I / O
P1
-I / O
P4
芯片使能
时钟
数据输入/输出
线性突发顺序
OUTPUT ENABLE
I
I
I / O
I
I
不适用
不适用
LBO
OE
TMS
TDI
TCK
TDO
测试模式选择
测试数据输入
测试时钟
测试数据输出
JTAG复位
(可选)
睡眠模式
电源
电源
I
I
I
O
不适用
不适用
不适用
不适用
TRST
ZZ
V
DD
V
DDQ
V
SS
I
I
不适用
不适用
不适用
不适用
不适用
不适用
注意:
1.所有的同步输入必须符合规定的建立和保持时间相对于CLK 。
6.42
2
IDT71T75602 , IDT71T75802 , 512K ×36 , 1M ×18 , 2.5V同步ZBT SRAM的™与
2.5V的I / O ,突发计数器和流水线输出
商用和工业温度范围
功能框图
LBO
地址A [ 0:18 ]
CE1,
CE2,
CE2
读/写
CEN
ADV / LD
BWX
D
CLK
D
Q
控制
D
Q
512Kx36位
存储阵列
地址
输入寄存器
DI
DO
Q
控制逻辑
MUX
SEL
D
CLK
时钟
输出寄存器
Q
OE
TMS
TDI
TCK
TRST
(可选)
5313 DRW 01
,,
JTAG
TDO
数据I / O [ 0时31分]
I / O P [ 1 : 4 ]
LBO
地址A [ 0:19 ]
CE1,
CE2,
CE2
读/写
CEN
ADV / LD
BWX
输入寄存器
D
Q
D
Q
1Mx18位
存储阵列
地址
控制
DI
DO
D
CLK
Q
控制逻辑
MUX
SEL
D
CLK
时钟
输出寄存器
Q
OE
5313 DRW 01B
(可选)
TMS
TDI
TCK
TRST
,
,
JTAG
TDO
数据I / O [ 0点15 ]
I / O P [ 1 : 2 ]
6.42
3
IDT71T75602 , IDT71T75802 , 512K ×36 , 1M ×18 , 2.5V同步ZBT SRAM的™与
2.5V的I / O ,突发计数器和流水线输出
商用和工业温度范围
建议的直流工作
条件
符号
V
DD
V
DDQ
V
SS
V
IH
V
IH
V
IL
参数
核心供电电压
I / O电源电压
输入高电压 - 输入
输入高电压 - I / O
输入低电压
分钟。
2.375
2.375
0
1.7
1.7
-0.3
(1)
典型值。
2.5
2.5
0
____
____
____
推荐工作
温度和电源电压
马克斯。
2.625
2.625
0
单位
V
V
V
V
V
V
5313 TBL 03
GRADE
广告
产业
环境
温度
(1)
0 ° C至+ 70°C
-40 ° C至+ 85°C
V
SS
OV
OV
V
DD
2.5V ± 5%
2.5V ± 5%
V
DDQ
2.5V ± 5%
2.5V ± 5%
5313 TBL 05
V
DD
+0.3
V
DDQ
+0.3
0.7
注意:
1.在生产过程中的测试的情况下温度等于环境温度。
注意:
1. V
IL
(分钟) = -0.8V脉冲宽度小于T
CYC
/ 2 ,每秒一次循环。
引脚配置? 512K ×36
V
DD
V
SS
CLK
读/写
CEN
CE
2
BW
4
BW
3
BW
2
BW
1
CE
2
A
7
CE
1
OE
ADV / LD
A
17
A
8
A
9
A
18
A
6
I / O
P3
I / O
16
I / O
17
V
DDQ
V
SS
I / O
18
I / O
19
I / O
20
I / O
21
V
SS
V
DDQ
I / O
22
I / O
23
V
DD
(1)
V
DD
V
DD
(1)
V
SS
I / O
24
I / O
25
V
DDQ
V
SS
I / O
26
I / O
27
I / O
28
I / O
29
V
SS
V
DDQ
I / O
30
I / O
31
I / O
P4
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
5313 DRW 02
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
I / O
P2
I / O
15
I / O
14
V
DDQ
V
SS
I / O
13
I / O
12
I / O
11
I / O
10
V
SS
V
DDQ
I / O
9
I / O
8
V
SS
V
DD
(1)
V
DD
ZZ
I / O
7
I / O
6
V
DDQ
V
SS
I / O
5
I / O
4
I / O
3
I / O
2
V
SS
V
DDQ
I / O
1
I / O
0
I / O
P1
,
LBO
A
5
A
4
A
3
A
2
A
1
A
0
NC / TMS
(2)
NC / TDI
(2)
V
SS
V
DD
NC / TDO
(2)
NC / TCK
(2,3)
A
10
A
11
A
12
A
13
A
14
A
15
顶视图
100 TQFP
注意事项:
1.销14 ,16和66不具有直接连接到V
DD
只要输入电压是
V
IH
.
2.引脚38 , 39和43在内部上拉至V
DD
如果不积极推动。要禁用TAP控制器无
干扰正常运行,有几个可能的设置。引脚38 , 39和43可以连接到V
DD
或V
SS
和引脚
42 ,应悬空。或所有JTAG输入( TMS , TDI和TCK )引脚38 , 39和43可悬空
“NC”和JTAG电路将保持在开机禁用。
3.引脚43为36M地址保留。 JTAG是不是在100引脚TQFP封装的36M ZBT设备提供。
6.42
4
A
16
IDT71T75602 , IDT71T75802 , 512K ×36 , 1M ×18 , 2.5V同步ZBT SRAM的™与
2.5V的I / O ,突发计数器和流水线输出
商用和工业温度范围
A
6
A
7
CE
1
CE
2
NC
NC
BW
2
BW
1
CE
2
V
DD
V
SS
CLK
读/写
CEN
OE
ADV / LD
A
19
引脚配置? 1Mx 18
A
18
A
8
A
9
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
绝对最大额定值
(1)
符号
V
TERM
(2)
V
TERM
(3,6)
V
TERM
(4,6)
V
TERM
(5,6)
等级
与端电压
对于GND
与端电压
对于GND
与端电压
对于GND
与端电压
对于GND
工作环境
温度
在偏置温度
储存温度
功耗
直流输出电流
广告
-0.5到+3.6
-0.5到V
DD
-0.5到V
DD
+0.5
-0.5到V
DDQ
+0.5
0至+70
-55到+125
-55到+125
2.0
50
产业
-0.5到+3.6
-0.5到V
DD
-0.5到V
DD
+0.5
-0.5到V
DDQ
+0.5
-40至+85
-55到+125
-55到+125
2.0
50
单位
V
V
V
V
NC
NC
NC
V
DDQ
V
SS
NC
NC
I / O
8
I / O
9
V
SS
V
DDQ
I / O
10
I / O
11
V
DD
(1)
V
DD
V
DD
(1)
V
SS
I / O
12
I / O
13
V
DDQ
V
SS
I / O
14
I / O
15
I / O
P2
NC
V
SS
V
DDQ
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
A
10
NC
NC
V
DDQ
V
SS
NC
I / O
P1
I / O
7
I / O
6
V
SS
V
DDQ
I / O
5
I / O
4
V
SS
V
DD
(1)
V
DD
ZZ
I / O
3
I / O
2
V
DDQ
V
SS
I / O
1
I / O
0
NC
NC
V
SS
V
DDQ
NC
NC
NC
5313 DRW 02A
T
A
(7)
T
BIAS
T
英镑
P
T
I
OUT
o
C
C
C
o
o
W
mA
5313 TBL 06
,
注意事项:
1.销14 ,16和66不具有直接连接到V
DD
只要
输入电压为
V
IH
.
2.引脚38 , 39和43在内部上拉至V
DD
如果不积极推动。对
禁用TAP控制器不干扰正常运行,数
设置是可能的。引脚38 , 39和43可以连接到V
DD
或V
SS
42引脚应悬空。或所有JTAG输入( TMS , TDI和TCK )
引脚38 , 39和43可悬空“NC”和JTAG电路
将继续从电源禁止的。
3.引脚43为36M地址保留。 JTAG是不是在100脚提供
TQFP封装的36M ZBT设备。
顶视图
100 TQFP
注意事项:
1.强调超过绝对最大额定值可能
对器件造成永久性损坏。这是一个额定值只和功能
该设备在这些或以上的任何其他条件的操作说明
本规范的业务部门是不是暗示。暴露在绝对
最大额定值条件下工作会影响其可靠性。
2. V
DD
只有终端。
3. V
DDQ
只有终端。
4.仅输入端子。
5. I / O端子而已。
6.这是适用的电源具有后稳态直流参数
达到其标称工作值。电源排序是没有必要的;
然而,对任何输入电压或I / O引脚不能超过V
DDQ
在电源
电源斜坡上升。
7.在生产测试,外壳温度等于牛逼
A
.
NC / TMS
(2)
NC / TDI
(2)
V
SS
V
DD
NC / TDO
(2)
NC / TCK
(2,3)
A
11
A
12
A
13
A
14
A
15
A
16
A
17
LBO
A
5
A
4
A
3
A
2
A
1
A
0
100引脚TQFP电容
(T
A
= + 25 ° C,F = 1.0MHz的)
符号
C
IN
C
I / O
参数
(1)
输入电容
I / O容量
条件
V
IN
= 3DV
V
OUT
= 3DV
马克斯。
5
7
单位
pF
pF
5313 TBL 07
165 FBGA电容
(T
A
= + 25 ° C,F = 1.0MHz的)
符号
C
IN
C
I / O
参数
(1)
输入电容
I / O容量
条件
V
IN
= 3DV
V
OUT
= 3DV
马克斯。
7
7
单位
pF
pF
5313 TBL 07B
119 BGA电容
(T
A
= + 25 ° C,F = 1.0MHz的)
符号
C
IN
C
I / O
参数
(1)
输入电容
I / O容量
条件
V
IN
= 3DV
V
OUT
= 3DV
马克斯。
7
7
单位
pF
pF
5313 TBL 07A
注意:
1.该参数由器件特性保证,但未经生产测试。
6.42
5
相关元器件产品Datasheet PDF文档

IDT71T75802S100PF

512K x 36, 1M x 18 2.5V Synchronous ZBT⑩ SRAMs 2.5V I/O, Burst Counter Pipelined Outputs
9 IDT

IDT71T75802S100PF

512K x 36, 1M x 18 2.5V Synchronous ZBT⑩ SRAMs 2.5V I/O, Burst Counter Pipelined Outputs
13 IDT

IDT71T75802S100PFI

512K x 36, 1M x 18 2.5V Synchronous ZBT⑩ SRAMs 2.5V I/O, Burst Counter Pipelined Outputs
10 IDT

IDT71T75802S100PFI

512K x 36, 1M x 18 2.5V Synchronous ZBT⑩ SRAMs 2.5V I/O, Burst Counter Pipelined Outputs
15 IDT

IDT71T75802S133BG

512K x 36, 1M x 18 2.5V Synchronous ZBT⑩ SRAMs 2.5V I/O, Burst Counter Pipelined Outputs
24 IDT

IDT71T75802S133BG

512K x 36, 1M x 18 2.5V Synchronous ZBT⑩ SRAMs 2.5V I/O, Burst Counter Pipelined Outputs
7 IDT