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256K X 36 , 512K ×18
3.3V同步ZBT SRAM的™
2.5V的I / O ,突发计数器
流水线输出
x
x
x
x
x
x
x
x
x
x
x
x
x
IDT71V65602
IDT71V65802
特点
256K ×36 , 512K ×18的内存配置
支持高性能系统的运行速度 - 150MHz的
( 3.8ns时钟到数据访问)
ZBT
TM
特点 - 读和写周期之间无死循环
内部同步输出缓冲器能消除
需要控制
OE
单R / W (读/写)控制引脚
W
正时钟边沿触发的地址,数据和控制
信号注册了全流水线的应用
4字突发能力(交错或线性)
单个字节写( BW
1
-
BW
4
)控制(可配合活动)
BW
三芯片使简单的深度扩张
3.3V电源( ± 5 % )
2.5V的I / O电压(V
DDQ
)
功率下降ZZ输入控制
封装在一个JEDEC标准的100引脚塑料薄型四方和
扁平封装( TQFP ) , 119球栅阵列( BGA )和165细牙
球栅阵列( FBGA )
描述
该IDT71V65602 / 5802顷3.3V高速9437184位
( 9兆位)同步SRAM 。它们被设计用来消除死
转弯总线周期时,公交车周围的读取和写入操作,或
写入和读取。因此,他们已获得的名称ZBT
TM
或零
总线周转。
地址和控制信号被施加到SRAM中一个时钟
周期,并且两个周期后,相关联的数据的周期发生时,不论是读或写。
该IDT71V65602 / 5802包含数据的I / O ,地址和控制信号
寄存器。输出使能是唯一的异步信号,并且可以用于
禁止输出在任何给定的时间。
时钟使能( CEN )引脚允许IDT71V65602 / 5802的操作
只要有必要暂停。所有同步输入被忽略
当( CEN )高,内部设备寄存器将保持其先前的
值。
有三个芯片使能引脚( CE
1
,CE
2
,
CE
2
) ,其允许
当需要时,用户可以取消选择该设备。如果这三个中的任何一个都没有
置当ADV / LD为低时,没有新的存储器操作可以被发起。
然而,任何挂起的数据传输(读或写)将完成。该
数据总线将三态,两个周期的芯片被取消或写操作开始后。
该IDT71V65602 / 5802有一个片上串计数器。在突发
模式中, IDT71V65602 / 5802可以提供4个周期的数据为一个单一的
地址提供给SRAM中。色同步信号序列的顺序被定义
LBO
输入引脚。该
LBO
脚线和交错突发之间进行选择
序列。该ADV / LD信号用于加载新的外部地址(ADV /
LD
= LOW )或增加内部突发计数器( ADV / LD =高) 。
该IDT71V65602 / 5802 SRAM采用IDT最新的高性能
CMOS工艺制造,并且被包装在JEDEC标准14毫米X 20毫米100-
针薄塑料四方扁平封装( TQFP ),以及一个119球栅阵列( BGA)的
和一个165精细间距球栅阵列( FBGA ) 。
引脚说明摘要
A
0
-A
18
地址输入
芯片使
OUTPUT ENABLE
读/写信号
时钟使能
单个字节写入选择
时钟
提前破灭地址/加载新地址
线性/交错突发订单
睡眠模式
数据输入/输出
核心电源, I / O电源
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
I / O
供应
供应
同步
同步
异步
同步
同步
同步
不适用
同步
STATIC
异步
同步
STATIC
STATIC
5303 TBL 01
CE
1
,CE
2
,
CE
2
OE
R/
W
CEN
BW
1
,
BW
2
,
BW
3
,
BW
4
CLK
ADV /
LD
LBO
ZZ
I / O
0
-I / O
31
, I / O
P1
-I / O
P4
V
DD
, V
DDQ
V
SS
ZBT和零总线周转是为Integrated Device Technology , Inc.的商标,该架构支持美光科技和摩托罗拉公司
2004年10月
DSC-5303/05
1
©2004集成设备技术有限公司
IDT71V65602 , IDT71V65802 , 256K ×36 , 512K ×18 , 3.3V同步SRAM与
ZBT ™功能, 2.5VI / O,突发计数器和流水线输出
商用和工业温度范围
引脚德网络nitions
(1)
符号
A
0
-A
18
ADV /
LD
引脚功能
地址输入
前进/负载
I / O
I
I
活跃
不适用
不适用
描述
同步地址输入。地址寄存器TRIG复位此输出通过的一个组合
CLK的上升沿, ADV /
LD
低,
CEN
低,真正的芯片使。
ADV /
LD
是用来加载新地址的内部寄存器的同步输入
并且当它被采样为低时时钟与所选芯片的上升沿控制。当
ADV /
LD
是低配取消芯片,正在进行的任何突发终止。当ADV /
LD
采样HIG小时,然后内部突发计数器先进的,这是在任何突发
进展情况。外部地址将被忽略时, ADV /
LD
采样为高电平。
R/
W
信号是一个同步输入,标识发起的当前负载周期是否是
读或写访问存储阵列。对于当前周期中的数据总线活动发生
将两个时钟周期后。
同步时钟使能输入。当
CEN
采样为高电平,其它所有的同步
投入,包括时钟被忽略,输出再主不变。的效果
CEN
采样高的器件输出好像是从低到HIG ħ时钟跳变并没有出现。
对于正常操作,
CEN
在时钟的上升沿必须采样为低电平。
同步字节写使能。每个9位字节都有自己的有源低字节写使能。
负载写周期(当R /
W
和ADV /
LD
采样低)合适的字节写
信号(
BW
1
-
BW
4
)必须是有效的。字节写信号也必须对每一个周期中有效
突发写入。字节写信号被忽略,当R /
W
采样为高电平。适当的
数据的字节(多个)的两个周期后写入到器件中。
BW
1
-
BW
4
都可以接低电平,如果
总是在做写入整个36位字。
同步低电平有效芯片使能。
CE
1
CE
2
使用带有CE
2
使
IDT71V65602 / 5802 。 (
CE
1
or
CE
2
高采样或CE
2
采样低点)和ADV /
LD
低处
在时钟脉冲上升沿,启动取消循环。该ZBT
TM
有2个周期的取消选择,即
数据总线将三态两个时钟周期开始后取消。
同步高电平有效芯片使能。 CE
2
用于与
CE
1
CE
2
以使芯片。
CE
2
有极性反相,但其它方面与
CE
1
CE
2
.
这是时钟输入到IDT71V65602 / 5802 。以外
OE
,对于所有定时参考
装置是由相对于CLK的上升沿。
同步数据输入/输出( I / O)引脚。两个数据输入路径和输出的数据路径是
注册和由CLK的上升沿触发。
突发为了选择输入。当
LBO
是高的交错突发序列被选择。
LBO
是低的线性脉冲串顺序被选择。
LBO
是一个静态输入和它必须
设备在操作期间不会改变。
异步输出使能。
OE
必须是低以从IDT71V65602 / 5802中读取数据。
OE
较高的I / O引脚处于高阻抗状态。
OE
别上课不需要是
主动控制的读写周期。在正常操作中,
OE
可以连接到低电平。
异步睡眠模式的输入。 ZZ HIGH将门CLK内部和电源关闭
71V65602 / 5802 ,以最低的功耗水平。数据保留的保障
睡眠模式。
3.3V内核电源。
2.5V的I / O供电。
地面上。
5303 TBL 02
R/
W
READ / WRITE
I
不适用
CEN
时钟使能
I
BW
1
-
BW
4
单个字节
写入启用
I
CE
1
,
CE
2
芯片使
I
CE
2
CLK
I / O
0
-I / O
31
I / O
P1
-I / O
P4
芯片使能
时钟
数据输入/输出
线性突发顺序
I
I
I / O
I
不适用
不适用
LBO
OE
OUTPUT ENABLE
I
ZZ
睡眠模式
I
V
DD
V
DDQ
V
SS
注意:
电源
电源
不适用
不适用
不适用
不适用
不适用
不适用
1.所有的同步输入必须符合规定的建立和保持时间相对于CLK 。
6.42
2
IDT71V65602 , IDT71V65802 , 256K ×36 , 512K ×18 , 3.3V同步SRAM与
ZBT ™功能, 2.5VI / O,突发计数器和流水线输出
商用和工业温度范围
功能框图
LBO
地址A [ 0:17 ]
CE1,
CE2,
CE2
读/写
CEN
ADV / LD
BWX
D
CLK
D
Q
控制
D
Q
256Kx36位
存储阵列
地址
输入寄存器
DI
DO
Q
控制逻辑
MUX
SEL
D
CLK
时钟
输出寄存器
Q
OE
5303 DRW 01A
,
数据I / O [ 0时31分]
I / O P [ 1 : 4 ]
6.42
3
IDT71V65602 , IDT71V65802 , 256K ×36 , 512K ×18 , 3.3V同步SRAM与
ZBT ™功能, 2.5VI / O,突发计数器和流水线输出
商用和工业温度范围
功能框图
LBO
地址A [ 0:18 ]
CE1,
CE2,
CE2
读/写
CEN
ADV / LD
BWX
D
CLK
D
Q
控制
D
Q
512x18位
存储阵列
地址
输入寄存器
DI
DO
Q
控制逻辑
MUX
SEL
D
CLK
时钟
输出寄存器
Q
OE
5303 DRW 01
,
数据I / O [ 0点15 ]
I / O P [ 1 : 2 ]
建议的直流工作
条件
符号
V
DD
V
DDQ
V
SS
V
IH
V
IH
V
IL
参数
核心供电电压
I / O电源电压
电源电压
输入高电压 - 输入
输入高电压 - I / O
输入低电压
分钟。
3.135
2.375
0
1.7
1.7
-0.3
(1)
典型值。
3.3
2.5
0
____
____
____
马克斯。
3.465
2.625
0
V
DD
+0.3
V
DDQ
+0.3
0.7
单位
V
V
V
V
V
V
5303 TBL 03
注意事项:
1. V
IL
(分钟) = -1.0V脉冲宽度小于T
CYC
/ 2 ,每秒一次循环。
6.42
4
IDT71V65602 , IDT71V65802 , 256K ×36 , 512K ×18 , 3.3V同步SRAM与
ZBT ™功能, 2.5VI / O,突发计数器和流水线输出
商用和工业温度范围
推荐工作
温度和电源电压
GRADE
广告
产业
环境
温度
(1)
0 ° C至+ 70°C
-40 ° C至+ 85°C
V
SS
0V
0V
V
DD
3.3V± 5%
3.3V± 5%
V
DDQ
2.5V± 5%
2.5V± 5%
5303tbl 05
注意事项:
1.在生产过程中的测试的情况下温度等于环境温度。
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
I / O
P3
I / O
16
I / O
17
V
DDQ
V
SS
I / O
18
I / O
19
I / O
20
I / O
21
V
SS
V
DDQ
I / O
22
I / O
23
V
DD
(1)
V
DD
V
DD
(1)
V
SS
I / O
24
I / O
25
V
DDQ
V
SS
I / O
26
I / O
27
I / O
28
I / O
29
V
SS
V
DDQ
I / O
30
I / O
31
I / O
P4
BW
3
BW
2
BW
1
CE
2
V
DD
V
SS
CLK
读/写
CEN
OE
ADV /
LD
NC
(2)
A
17
A
8
A
9
引脚配置 - 256K ×36
A
6
A
7
CE
1
CE
2
BW
4
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
I / O
P2
I / O
15
I / O
14
V
DDQ
V
SS
I / O
13
I / O
12
I / O
11
I / O
10
V
SS
V
DDQ
I / O
9
I / O
8
V
SS
V
DD
(1)
V
DD
ZZ
I / O
7
I / O
6
V
DDQ
V
SS
I / O
5
I / O
4
I / O
3
I / O
2
V
SS
V
DDQ
I / O
1
I / O
0
I / O
P1
5303 DRW 02
LBO
A
5
A
4
A
3
A
2
A
1
A
0
DNU
(3)
DNU
(3)
V
SS
V
DD
DNU
(3)
DNU
(3)
顶视图
100 TQFP
注意事项:
1.销14,16和66不具有直接连接到V
DD
只要输入电压是
V
IH
.
2.引脚84为将来预留16M 。
3. DNU =不要使用。引脚38 , 39 , 42和43是保留给各自的JTAG引脚: TMS , TDI , TDO和TCK 。该
目前的芯片版本允许这些引脚悬空,接低电平(V
SS
)或拉高(V
DD
).
6.42
5
A
10
A
11
A
12
A
13
A
14
A
15
A
16
,
相关元器件产品Datasheet PDF文档

IDT71V65802S-100BQI

256K x 36, 512K x 18 3.3V Synchronous ZBT SRAMs 2.5V I/O, Burst Counter Pipelined Outputs
8 IDT

IDT71V65802S100PF

256K x 36, 512K x 18 3.3V Synchronous ZBT SRAMs 2.5V I/O, Burst Counter Pipelined Outputs
16 IDT

IDT71V65802S-100PF

256K x 36, 512K x 18 3.3V Synchronous ZBT SRAMs 2.5V I/O, Burst Counter Pipelined Outputs
14 IDT

IDT71V65802S100PFI

256K x 36, 512K x 18 3.3V Synchronous ZBT SRAMs 2.5V I/O, Burst Counter Pipelined Outputs
14 IDT

IDT71V65802S-100PFI

256K x 36, 512K x 18 3.3V Synchronous ZBT SRAMs 2.5V I/O, Burst Counter Pipelined Outputs
7 IDT

IDT71V65802S133BG

256K x 36, 512K x 18 3.3V Synchronous ZBT SRAMs 2.5V I/O, Burst Counter Pipelined Outputs
14 IDT
    IDT71V65802S100BQI
    应用领域和描述
    计数器静态存储器

    256K x 36, 512K x 18 3.3V Synchronous ZBT SRAMs 2.5V I/O, Burst Counter Pipelined Outputs
    256K ×36 , 512K ×18的3.3V同步ZBT SRAM的2.5VI / O,突发计数器输出流水线

    总26页 (971K) INTEGRATED DEVICE TECHNOLOGY
    INTEGRATED DEVICE TECHNOLOGY
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