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IDT72T3665L6BBI 2.5伏高速TeraSyncTM FIFO的36位配置 (2.5 VOLT HIGH-SPEED TeraSyncTM FIFO 36-BIT CONFIGURATIONS)
.型号:   IDT72T3665L6BBI
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描述: 2.5伏高速TeraSyncTM FIFO的36位配置
2.5 VOLT HIGH-SPEED TeraSyncTM FIFO 36-BIT CONFIGURATIONS
文件大小 :   550 K    
页数 : 57 页
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品牌   IDT [ INTEGRATED DEVICE TECHNOLOGY ]
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100%
IDT72T3645 / 55 /65 /八十五分之七十五/一百〇五分之九十五/一百二十五分之一百一十五2.5V TeraSync 36位的FIFO
1K ×36 , 2K ×36 , 4K ×36 , 8K ×36 , 16K ×36 , 32K ×36 , 64K ×36 , 128K ×36和256K ×36
商业和工业
温度范围
引脚说明
符号
名字
I / O类型
LVTTL
输入
LVTTL
输入
LVTTL
输入
LVTTL
输入
HSTL - LVTTL
输入
HSTL - LVTTL
产量
描述
在主复位在此输入的高电平将选择同步读取操作的输出端口。一个低电平
将选择异步操作。如果异步选择FIFO必须工作在IDT标准模式。
在主复位在此输入的高电平将选择同步写操作的输入端口。一个低电平
将选择异步操作。
在主复位的低电平
BE
将选择大端操作。一个高点
BE
在主复位
将选择小端格式。
BM适用于IW和OW选择总线规格为读写端口。见表1总线宽度
配置。
数据输入为36- , 18-或9位的总线。当在18-位或9位模式下,未使用的输入引脚应连接到GND 。
ASYR
(1)
异步
读端口
ASYW
(1)
异步
写端口
BE
(1)
大端/
小尾数
BM
(1)
总线匹配
D
0
–D
35
数据输入
EF /或
空旗/
输出就绪
ERCLK RCLK回声
EREN
FF / IR
读使能回声
全旗/
输入就绪
FSEL0
(1)
标志选择位0
FSEL1
(1)
标志选择位1
FWFT /
SI
HF
IP
(1)
IW
(1)
LD
第一个字秋季
通过/串行输入
半满标志
穿插平价
输入宽度
负载
标志
太太
马克的重传
主复位
OE
OW
(1)
PAE
PAF
PFM
(1)
OUTPUT ENABLE
输出宽度
可编程
几乎空标志
可编程
几乎满标志
可编程
旗模式
在IDT标准模式中,
EF
功能被选择。
EF
表示FIFO存储器是否为空。
在FWFT模式,则
OR
功能被选择。
OR
表示是否存在可用的有效数据
输出。
HSTL - LVTTL读时钟输出的回声,仅当读为设置为同步模式。
产量
HSTL - LVTTL读使能输出回波,仅当读为设置为同步模式。
产量
HSTL - LVTTL在IDT标准模式下,
FF
功能被选择。
FF
表示FIFO存储器是否为
输出满。在FWFT模式中,
IR
功能被选择。
IR
指示是否有可用空间
写入到FIFO存储器中。
LVTTL
在主复位,这个输入以及FSEL1和
LD
销,将选择的缺省值的偏移值
输入
可编程标志
PAE
PAF 。
可有多达8种可能的设置。
LVTTL
在主复位,这个输入以及FSEL0和
LD
引脚选择默认的偏移值的
输入
可编程标志
PAE
PAF 。
可有多达8种可能的设置。
HSTL - LVTTL在主复位,选择第一个字告吹或IDT标准模式。主复位后,该引脚
输入
用作用于装载一个串行输入偏移寄存器。如果读端口的异步操作已
选择那么FIFO必须是建立在IDT标准模式。
HSTL - LVTTL
HF
表示FIFO存储器是否为多于或少于半满。
产量
LVTTL
在主复位的低电平IP将选择非穿插校验方式。一高就会选择穿插
输入
奇偶校验模式。
LVTTL
该引脚,以及OW和BM ,选择的写端口的总线宽度。见表1总线宽度配置。
输入
HSTL - LVTTL这是一个双重目的的销。在主复位,的状态
LD
随着FSEL0和FSEL1输入,
输入
确定的8默认一个偏移值,用于
PAE
PAF
标志,以及该方法,以使这些
偏移量寄存器可以被编程,并行或串行(见表2)。主复位后,该引脚使能写
并从偏移registers.THIS PIN读书要高后RESET MASTER TO WRITE
或读取数据到/从FIFO存储器。
HSTL - LVTTL当该引脚被置为读指针的当前位置将被标记。任何后续的重传
输入
操作将读指针复位到这个位置。
HSTL - LVTTL
太太
初始化读写指针为零,并设置输出寄存器为全零。在主
输入
复位时, FIFO被配置为FWFT或IDT标准模式,总线匹配的配置,
在读或写端口的同步/异步操作,八个可编程标志的默认设置中的一种,
的偏移量设置串行或并行编程,大端/小端格式,零延时时序模式,
穿插平价,以及同步和异步编程标志时序模式。
HSTL - LVTTL
OE
提供的数据输出,Q异步三态控制
n.
在硕士或部分复位的
输入
OE
输入的是,提供的数据输出高阻抗控制的唯一输入。
LVTTL
此销,随着IW和BM ,选择读端口的总线宽度。见表1总线宽度配置。
输入
HSTL - LVTTL
PAE
变低,如果字在FIFO存储器中的数小于偏移n,这个被存储在空
输出偏移寄存器。
PAE
变为高电平,如果字在FIFO存储器中的数是大于或等于偏移ñ。
HSTL - LVTTL
PAF
变高,如果在FIFO存储器的分类单元的数目大于偏移米,它被存储在
输出全偏移寄存器。
PAF
变低,如果在FIFO存储器的分类位置的数目小于或等于m 。
LVTTL
在主复位的低电平PFM将选择异步编程标志时序模式。一个高点
输入
PFM将选择同步可编程标志时序模式。
7
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