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IDT72T3645 / 55 /65 /八十五分之七十五/一百〇五分之九十五/一百二十五分之一百一十五2.5V TeraSync 36位的FIFO

1K ×36 ， 2K ×36 ， 4K ×36 ， 8K ×36 ， 16K ×36 ， 32K ×36 ， 64K ×36 ， 128K ×36和256K ×36

商业和工业

温度范围

引脚说明（续）

符号

PRS

名字

部分复位

I / O类型

描述

HSTL - LVTTL

PRS

初始化读写指针为零，并设置输出寄存器为全零。在部分复位，

输入

现有的模式（ IDT或FWFT ） ，程序设计方法（串行或并行） ，以及可编程标志设置

全部保留。

HSTL - LVTTL数据输出为36- ， 18-或9位的总线。当在18-位或9位模式下，任何未使用的输出引脚不应

输出被连接。状态的输出不会承受5V的电压，无论

OE

和

RCS 。

HSTL - LVTTL如果读端口的同步操作被选择时，当通过使能

任，

RCLK的上升沿

输入

从FIFO存储器和偏移量从可编程寄存器中读取数据。如果

LD

为低时，该值

加载到偏移寄存器是所读取的RCLK.If异步操作的上升沿输出

端口已被选择，在RD的上升沿在异步方式从FIFO中读取的数据。

任

应接低。

HSTL - LVTTL

RCS

提供读出端口和尺寸Qn的输出阻抗，同步到RCLK的同步控制。中

输入

主复位或部分复位的

RCS

输入不在乎，如果

OE

为低电平时，数据输出，将低阻抗

不管

RCS 。

HSTL - LVTTL如果读端口的同步操作被选择时，

任

enablesRCLK用于从所述读取数据

输入

FIFO存储器和偏移寄存器。如果读端口的异步操作已被选择，则

任

输入端应接低电平。

LVTTL

该引脚用于选择FIFO的HSTL或2.5V的LVTTL输出。如果HSTL或eHSTL输出

输入

要求，该输入必须置为高电平。否则，应接低电平。

HSTL - LVTTL

RT

置在RCLK的上升沿将初始化读指针到零，则设置

EF

标志为低（或至

输入

在FWFT模式高） ，并且不影响写指针，程序设计方法，现有的时序模式

或可编程标志设置。如果一个标记已经通过对MARK输入引脚设置，那么读出指针将跳到

在“标记”的位置。

HSTL - LVTTL A对SCLK上升沿将时钟将串行数据出现在SI输入到偏移寄存器提供了

输入

SEN

被使能。

HSTL - LVTTL

SEN

使可编程标志偏移串行加载。

输入

LVTTL

所有的输入不与写入相关联的或读端口可以通过SHSTL输入被选择用于HSTL操作。

输入

HSTL - LVTTL时钟输入JTAG功能。一个由IEEE标准1149.1-1990需要四个端子。试运行

输入

该设备是与TCK同步的。从TMS和TDI的数据采样，在TCK的上升沿和

输出更改TCK的下降沿。如果JTAG功能不使用该信号需要连接到GND 。

HSTL - LVTTL一个由IEEE标准1149.1-1990要求的四个端子。在JTAG边界扫描操作，

输入

测试串行数据通过TDI装在TCK要么指令寄存器， ID寄存器的上升沿

和旁路寄存器。内部上拉电阻力TDI高，如果悬空。

HSTL - LVTTL一个由IEEE标准1149.1-1990要求的四个端子。在JTAG边界扫描操作，

输出测试串行数据通过TDO输出装在TCK无论从指令寄存器， ID下降沿

注册和旁路寄存器。这是输出换挡时，除了高阻抗，而在SHIFT- DR和

SHIFT -IR控制器的状态。

HSTL - LVTTL TMS是一种串行输入引脚。一个由IEEE标准1149.1-1990需要四个端子。 TMS指导

输入

该设备通过其TAP控制器的状态。内部上拉电阻势力TMS高，如果悬空。

HSTL - LVTTL

TRST

是一个异步复位引脚用于JTAG控制器。 JTAG TAP控制器不能自动

输入

复位在上电时，因而它必须由这个信号或通过设置TMS =高为5 TCK周期进行复位。

如果TAP控制器不能正常复位，然后在FIFO的输出始终处于高阻抗。如果JTAG

功能被使用，但用户不希望使用

TRST ，

然后

TRST

可以与被捆扎

太太

以确保适当的

FIFO操作。如果不使用JTAG的函数，则此信号需要被连接到GND 。

HSTL - LVTTL时的写端口的同步操作被选择时，

文

使WCLK为将数据写入

输入

theFIFO内存和偏移寄存器。如果写端口异步操作已被选择，则

文

输入端应接低电平。

HSTL - LVTTL的

WCS

销可被视为一第二

文

输入，使能/禁止写操作。

输入

HSTL - LVTTL如果写端口的同步操作被选择时，当通过使能

文，

WCLK的上升沿

输入

将数据写入到FIFO。如果写端口异步操作已被选中， WR将数据写入到

在异步方式的上升沿的FIFO中， （WEN应该连接到它的激活状态） 。

8

Q

0

–Q

35

数据输出

RCLK /

RD

读时钟/

阅读Stobe

RCS

任

读片选

读使能

RHSTL

(1)

读端口HSTL

SELECT

RT

重发

SCLK

SEN

串行时钟

串行启用

SHSTL系统HSTL

SELECT

TCK

(2)

JTAG时钟

TDI

(2)

JTAG测试数据

输入

JTAG测试数据

产量

TDO

(2)

TMS

(2)

JTAG模式

SELECT

TRST

(2)

JTAG复位

文

WCS

WCLK /

WR

写使能

写片选

写时钟/

写选通