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3.3伏的CMOS SyncFIFO ™
256 x 9, 512 x 9,
1,024 x 9, 2,048 x 9,
4096 ×9和8,192 ×9
IDT72V201 , IDT72V211
IDT72V221 , IDT72V231
IDT72V241 , IDT72V251
产品特点:
•
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•
•
•
•
•
256 ×9位组织IDT72V201
512× 9位组织IDT72V211
1,024× 9位组织IDT72V221
2048 ×9位组织IDT72V231
4096 ×9位组织IDT72V241
8,192 ×9位组织IDT72V251
10纳秒的读/写周期时间
5V输入容限
读写时钟可以是独立的
双口零落空时体系结构
空和满标志信号FIFO状态
可编程几乎空和几乎全部的标志可以被设置为
任何深度
可编程几乎空和几乎全部的标志默认
空+ 7 ,和全-7,分别
输出使能输出数据总线的高阻抗状态
先进的亚微米CMOS技术
可提供32引脚塑料有引线芯片载体( PLCC )和32引脚
塑料薄型四方扁平封装( TQFP )
工业级温度范围( ? 40 ° C至+ 85°C ),可
°
°
描述:
该IDT72V201 / 72V211 / 72V221 / 72V231 / 72V241 / 72V251 SyncFIFOs ™
非常高速,低功耗的先入先出(FIFO)存储器与
主频读写控制。的体系结构,功能和操作销
指配的那些相同的IDT72201的/ 72211 /七万二千二百三十一分之七万二千二百二十一/
七万二千二百五十一分之七万二千二百四十一,但在3.0V和之间的供电电压(Vcc )操作
3.6V 。这些器件具有256 , 512 , 1024 , 2048 , 4096和8192 ×9位
存储器阵列,分别。这些FIFO适用于各种各样的
数据缓冲的需要,如图形,局域网和处理器间
通信。
这些FIFO中有9位的输入和输出端口。输入端口是
通过一个自由运行的时钟( WCLK )控制,和两个写使能引脚
( WEN1 , WEN2 ) 。数据被写入到同步FIFO在每个上升
当写使能引脚被置时钟边沿。的输出端口是
由另一个时钟引脚控制( RCLK )和两个读使能引脚( REN1 ,
REN2).
读时钟可连接到所述写时钟为单个时钟
操作或两个时钟可以运行彼此异步为双
时钟操作。一输出使能引脚(OE )设置在所述读端口
对于输出三态控制。
同步FIFO中有两个固定的标志,空( EF )和满( FF ) 。
两个可编程的标志,几乎空( PAE )和几乎全部( PAF ) ,是
提供改进的系统控制。可编程标志默认
空+ 7和全7
PAE
和
PAF ,
分别。可编程标志
偏移装载是由一个简单的状态机控制,并通过发出启动
负载销(LD)。
这些FIFO使用IDT的高速亚微米CMOS捏造
技术。
功能框图
WCLK
WEN1
WEN2
输入寄存器
偏移寄存器
EF
PAE
PAF
FF
D
0
- D
8
LD
写控制
逻辑
RAM阵列
256 x 9, 512 x 9,
1,024 x 9, 2,048 x 9,
4,096 x 9, 8,192 x 9
旗
逻辑
写指针
读指针
读控制
逻辑
输出寄存器
复位逻辑
RCLK
REN1
REN2
RS
OE
Q
0
- Q
8
4092 DRW 01
IDT和IDT标识是注册为Integrated Device Technology ,Inc.的商标SyncFIFO是集成设备技术公司的商标。
商用和工业温度范围
1
©2002
集成设备技术, Inc.保留所有权利。产品规格如有变更,恕不另行通知。
2002年2月
DSC-4092/2
IDT72V201 / 72V211 / 72V221 / 72V231 / 72V241 / 72V251 3.3V CMOS SyncFIFO ™
256 ×9 , 512× 9 , 1,024× 9 , 2048 ×9 , 4096 ×9和8,192 ×9
商业和工业
温度范围
引脚配置
RS
D
2
D
3
D
4
D
5
D
6
D
7
D
8
D
2
D
3
D
4
D
5
D
6
D
7
指数
指数
32 31 30 29 28 27 26 25
D
1
D
0
PAF
PAE
GND
REN1
RCLK
REN2
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
24
23
22
21
20
19
18
17
WEN1
WCLK
WEN2/LD
V
CC
Q
8
Q
7
Q
6
Q
5
4
D
1
D
0
PAF
PAE
GND
REN1
RCLK
REN2
OE
5
6
7
8
9
10
11
12
13
3
2
1
32 31 30
29
28
27
26
25
24
23
22
21
RS
WEN1
WCLK
WEN2/LD
V
CC
Q
8
Q
7
Q
6
Q
5
14 15 16 17 18 19 20
EF
FF
Q
0
Q
1
Q
2
Q
3
OE
EF
Q
0
Q
1
Q
2
Q
3
FF
Q
4
Q
4
4092 drw02
D
8
4092 drw02a
TQFP ( PR32-1 ,订货代码: PF )
顶视图
PLCC ( J32-1 ,订货代码: J),
顶视图
引脚说明
符号
D
0
-D
8
RS
WCLK
WEN1
WEN2/
LD
Q
0
-Q
8
RCLK
REN1
REN2
OE
EF
PAE
PAF
FF
V
CC
GND
I / O
描述
I数据输入, 9位总线。
我什么时候
RS
置为低电平,内部读和写指针被设置到RAM阵列的第一位置,
FF
和
PAF
变为高电平,并且
PAE
和
EF
变低。上电后最初的写操作之前,需要进行重置。
写时钟
我的数据被写入FIFO的WCLK低到高的转变时,写使能(S )的断言。
写使能1
我如果FIFO被配置为具有可编程的标志
WEN1
是只写使能引脚。当
WEN1
is
低,数据被写入FIFO每低到高的转变WCLK 。如果FIFO被配置成
有两个写使能,
WEN1
必须为低和WEN2必须为高电平以将数据写入到FIFO。数据
将不被写入到FIFO中,如果
FF
是低的。
写使能2 /
我的FIFO被复位时配置有两个写使能或可编程标志。如果WEN2 /
LD
负载
为高电平复位时,该引脚用作第二个写使能。如果WEN2 /
LD
为低电平复位时,该引脚工作
作为对照,以加载和读取可编程标志偏移。如果FIFO被配置为具有两个写
使,
WEN1
必须为低和WEN2必须为高电平以将数据写入到FIFO。数据将不被写入
到FIFO中,如果
FF
为LOW 。如果FIFO被配置为具有可编程的标志, WEN2 /
LD
保持低电平到
写入或读出可编程标志偏移。
数据输出
O数据输出的9位总线。
读时钟
我的数据从FIFO读取RCLK时的低到高的转变
REN1
和
REN2
断言。
读使能1
我什么时候
REN1
和
REN2
低,数据从FIFO中读取RCLK每低到高的转变。数据
不会被从FIFO中读出,如果
EF
是低的。
读使能2
我什么时候
REN1
和
REN2
低,数据从FIFO中读取RCLK每低到高的转变。
数据将不会被从FIFO读出,如果
EF
是低的。
OUTPUT ENABLE
我什么时候
OE
为低电平时,数据输出总线是有效的。如果
OE
为高电平时,输出数据总线将处于高阻抗
状态。
空标志
Ø当
EF
为低时,所述的FIFO是空的,进一步的数据读出从输出被抑制。当
EF
is
高电平时, FIFO不空。
EF
同步到RCLK 。
可编程
Ø当
PAE
为低电平时,FIFO几乎是空的基于所述偏置编程到FIFO。默认
几乎空标志
在复位偏移是空+ 7。
PAE
同步到RCLK 。
可编程
Ø当
PAF
为低电平时,FIFO几乎满基于所述偏移编程到FIFO中。默认
几乎满标志
在复位偏移量是全7 。
PAF
同步到WCLK 。
满标志
Ø当
FF
为低电平时,FIFO为满并且进一步的数据写入到输入被禁止。当
FF
为高电平时,FIFO
没有满。
FF
同步到WCLK 。
动力
一个3.3V电压的电源引脚。
地
一0伏接地引脚。
2
名字
数据输入
RESET
IDT72V201 / 72V211 / 72V221 / 72V231 / 72V241 / 72V251 3.3V CMOS SyncFIFO ™
256 ×9 , 512× 9 , 1,024× 9 , 2048 ×9 , 4096 ×9和8,192 ×9
商业和工业
温度范围
绝对最大额定值
(1)
符号
V
TERM
(2)
T
英镑
I
OUT
等级
与端电压
对于GND
储存温度
直流输出电流
Com'l & Ind'l
-0.5 〜+ 5
-55到+125
-50到+50
单位
V
°C
mA
推荐工作
条件
符号
V
CC
GND
V
IH
V
IL
T
A
T
A
参数
电源电压
商业/工业
电源电压
输入高电压
商业/工业
输入低电压
商业/工业
工作温度
广告
工作温度
产业
分钟。
3.0
0
2.0
-0.5
0
-40
典型值。
3.3
0
—
—
—
—
马克斯。
3.6
0
5.5
0.8
70
85
单位
V
V
V
V
°C
°C
注意:
1.强调超过绝对最大额定值可能会导致
永久损坏设备。这是一个额定值只和功能的操作
该设备在这些或以上的任何其他条件,在操作指示的
该规范的部分将得不到保证。暴露在绝对最大额定值
长时间条件下可能会影响其可靠性。
2. V
CC
终端而已。
DC电气特性
(商业: V
CC
= 3.3V ± 0.3V ,T
A
= 0 ° C至+ 70°C ;工业: V
CC
= 3.3V ± 0.3V ,T
A
= -40 ° C至+ 85°C )
IDT72V201
IDT72V211
IDT72V221
IDT72V231
IDT72V241
IDT72V251
商业和工业
(1)
t
CLK
= 10 ,15,20纳秒
典型值。
—
—
—
—
—
—
符号
I
LI
(2)
I
LO
(3)
V
OH
V
OL
I
CC1
(4,5,6)
I
CC2
(4,7)
参数
输入漏电流(任何输入)
输出漏电流
输出逻辑“1”的电压,I
OH
= -2mA
输出逻辑“ 0 ”电压,I
OL
= 8毫安
有源电源电流
待机电流
分钟。
–1
–10
2.4
—
—
—
马克斯。
1
10
—
0.4
20
5
单位
µA
µA
V
V
mA
mA
注意事项:
1.工业温度范围的产品为15ns的速度等级可作为标准设备。所有其他速度等级可通过特殊订单。
2.测量0.4
≤
VIN
≤
VCC 。
3.
OE
≥
V
IH ,
0.4
≤
V
OUT
≤
V
CC
.
4.测试与输出禁用(我
OUT
= 0).
5. RCLK和WCLK切换,在20 MHz和数据输入的开关频率为10 MHz 。
6.典型I
CC1
= 0.17 + 0.48*f
S
+ 0.02*C
L
*f
S
(单位为mA)与V
CC
= 3.3V ,T
A
= 25
°
C,F
S
= WCLK频率= RCLK频率(以MHz为单位,采用TTL电平) ,数据在f开关
S
/2,
C
L
=容性负载(单位为pF ) 。
7,所有输入= V
CC
- 0.2V或GND + 0.2V ,除RCLK和WCLK ,这在20 MHz的切换。
电容
(T
A
= + 25 ° C,F = 1.0MHz的)
符号
C
IN
(2)
C
OUT
(1,2)
参数
输入电容
输出电容
条件
V
IN
= 0V
V
OUT
= 0V
马克斯。
10
10
单位
pF
pF
注意事项:
1.取消输出( OE
≥
V
IH
).
2.特征值,而不是目前的测试。
3
IDT72V201 / 72V211 / 72V221 / 72V231 / 72V241 / 72V251 3.3V CMOS SyncFIFO ™
256 ×9 , 512× 9 , 1,024× 9 , 2048 ×9 , 4096 ×9和8,192 ×9
商业和工业
温度范围
AC电气特性
(1)
(商业: V
CC
= 3.3 ± 0.3V , TA = 0 ° C至+ 70°C ;工业: V
CC
= 3.3 ± 0.3V , TA = -40 ° C至+ 85°C )
广告
IDT72V201L10
IDT72V211L10
IDT72V221L10
IDT72V231L10
IDT72V241L10
IDT72V251L10
分钟。
马克斯。
—
100
2
10
4.5
4.5
3
0.5
3
0.5
10
8
8
—
0
3
3
—
—
—
—
5
14
6.5
—
—
—
—
—
—
—
—
—
—
10
—
—
—
6.5
6.5
6.5
6.5
—
—
Com'l & Ind'l
(2)
IDT72V201L15
IDT72V211L15
IDT72V221L15
IDT72V231L15
IDT72V241L15
IDT72V251L15
分钟。
马克斯。
—
66.7
2
15
6
6
4
1
4
1
15
10
10
—
0
3
3
—
—
—
—
6
18
10
—
—
—
—
—
—
—
—
—
—
15
—
8
8
10
10
10
10
—
—
广告
IDT72V201L20
IDT72V211L20
IDT72V221L20
IDT72V231L20
IDT72V241L20
IDT72V251L20
分钟。
马克斯。
—
50
2
20
8
8
5
1
5
1
20
12
12
—
0
3
3
—
—
—
—
8
20
12
—
—
—
—
—
—
—
—
—
—
20
—
10
10
12
12
12
12
—
—
符号
f
S
t
A
t
CLK
t
CLKH
t
CLKL
t
DS
t
DH
t
ENS
t
ENH
t
RS
t
RSS
t
RSR
t
RSF
t
OLZ
t
OE
t
OHZ
t
WFF
t
REF
t
AF
t
AE
t
SKEW1
t
SKEW2
参数
时钟周期频率
数据访问时间
时钟周期时间
时钟高电平时间
时钟低电平时间
数据建立时间
数据保持时间
使建立时间
能保持时间
复位脉冲宽度
(1)
复位设置时间
复位恢复时间
重置为国旗和输出时间
输出使能,以在低Z输出
(3)
输出使能到输出有效
输出使能到输出高-Z
(3)
写时钟为全旗
读时钟为空标志
写时钟,以几乎满标志
读时钟到几乎空标志
与读时钟&写偏移时间
时钟为空标志&Full标志
与读时钟&写偏移时间
时钟几乎空标志&
几乎满标志
单位
兆赫
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
注意事项:
1.脉冲宽度小于最小值是不允许的。
2,工业级温度范围可通过速度等级超过15ns的速度特别命令。
3.价值由设计保证,目前尚未进行测试。
3.3V
330Ω
D.U.T.
AC测试条件
在脉冲电平
输入上升/下降时间
输入定时基准水平
输出参考电平
输出负载
GND到3.0V
3ns
1.5V
1.5V
见图1
510Ω
30pF*
4092 drw03
或等效电路
图1.输出负载
*包括夹具和范围电容。
4
IDT72V201 / 72V211 / 72V221 / 72V231 / 72V241 / 72V251 3.3V CMOS SyncFIFO ™
256 ×9 , 512× 9 , 1,024× 9 , 2048 ×9 , 4096 ×9和8,192 ×9
商业和工业
温度范围
信号说明
输入:
DATA IN ( D0 - D8 )
数据输入9位宽度的数据。
输出使能( OE )
当输出使能( OE )有效(低电平) ,并行输出缓冲器
从输出寄存器接收数据。当输出使能( OE )被禁用
(高电平)时,Q输出的数据总线处于高阻抗状态。
写使能2 /加载( WEN2 / LD )
这是一个双功能引脚。 FIFO被复位时配置有
可编程标志或具有两个写使能,其允许深度扩展。
如果写使能2 /加载( WEN2 / LD )为高电平时复位( RS =低电平)时,该引脚
作为一个第二写使能引脚。
如果FIFO被配置为具有两个写使能,当写使能
( WEN1 )低和写使能2 /加载( WEN2 / LD )为高电平时,数据可以
加载到在低到高的转变输入寄存器和RAM阵列
每一个写时钟( WCLK ) 。数据被存储在RAM阵列顺序地和
独立于任何正在进行读操作。
在这种配置中,当写使能( WEN1 )为高电平和/或写
使2 /加载( WEN2 / LD)为低电平时,输入寄存器保存的先前的数据
并且允许没有新的数据被加载到寄存器中。
为了防止数据溢出,满标志( FF)将变低,进一步抑制
写操作。当完成一个有效的读周期中,满标志( FF )
会去吨后高
WFF
,允许一个有效的写操作开始。写使能1 ( WEN1 )
和写使能2 /加载( WEN2 / LD)被忽略,当FIFO满。
在FIFO被配置为具有可编程的标志,当写使能
2 /加载( WEN2 / LD )为低电平复位( RS = LOW) 。该IDT72V201 / 72V211 /
72V221 / 72V231 / 72V241 / 72V251器件包含4个8位偏移寄存器
其中可装载于输入数据,或读出的输出。见图
3的寄存器和默认值的大小的细节。
如果FIFO被配置为具有可编程的标志,当写使能
1 ( WEN1 )和写使能2 /加载( WEN2 / LD )被设置为低,数据的输入
D被写入到空的(最低有效位)偏置在第一LOW-注册
写时钟( WCLK )中到高的转变。数据被写入到空(最
显著位)偏置在写的第二低到高的转变注册
时钟( WCLK ) ,到完全(最低有效位)抵消了第三寄存器
转型,并进入全面(最高有效位)抵消了第四登记
过渡。写时钟( WCLK )的第五类过渡再次写入空
(最低有效位)偏移寄存器。
但是,在写入所有偏移寄存器不必发生在同一时间。一
两个偏置寄存器可以写入,然后通过将写使能2 /
负载( WEN2 / LD )引脚为高电平时,FIFO返回到正常的读/写
操作。当写使能2 /加载( WEN2 / LD )引脚设置为低电平,并写
使1( WEN1 )是低电平,下一个偏移中的序列寄存器被写入。
的偏移量寄存器的内容可被读取的输出线,当
写使能2 /加载( WEN2 / LD )引脚设置为低电平,并同时读取启用( REN1 ,
REN2)
被设置为低。数据可以被读取的低电平到高电平转换
读时钟( RCLK ) 。
读与写不应同时执行到偏移
寄存器。
LD
0
WEN1
0
WCLK
选择
空偏移( LSB )
空偏移( MSB )
全偏移( LSB )
全偏移( MSB )
无操作
写入FIFO
无操作
控制:
复位(RS)
每当复位( RS)的输入取为低电平状态复位来实现的。
在复位过程中,无论是内部读和写指针被设置到所述第一位置。
复位是上电后写操作前可以进行必需的。该
满标志( FF)和可编程几乎满标志( PAF)将被重置为HIGH
吨后
RSF
。空标志( EF)和可编程几乎空标志( PAE )
将被复位为低电平吨后
RSF
。在复位时,输出寄存器初始化为
全零和偏移寄存器初始化为默认值。
写时钟( WCLK )
写周期的写时钟的低到高的转变开始
( WCLK ) 。数据建立时间和保持时间必须满足对于低到高
写时钟( WCLK )的过渡。的满标志( FF)和可编程
几乎满标志( PAF)是相对于同步到低到高
写时钟( WCLK )的过渡。
写和读时钟可以是异步或重合。
写使能1 ( WEN1 )
如果FIFO配置为可编程标志,写使能1 ( WEN1 )
是唯一的使能控制引脚。在这种配置中,当写使能1( WEN1 )
是LOW时,数据可以被加载到上LOW-输入寄存器和RAM阵列
每一个写时钟( WCLK )中到高的转变。数据被存储在RAM阵列中
顺序地和独立地为任何在外出时的读操作。
在这种配置中,当写使能1( WEN1 )为高电平时,输入寄存器
保持之前的数据,也没有新的数据被允许加载到寄存器中。
如果FIFO被配置为具有两个写使能,其允许深度
膨胀,有两个使能控制引脚。看到写使能2款
下面对在该结构中的操作。
为了防止数据溢出,满标志( FF)将变低,进一步抑制
写操作。当完成一个有效的读周期中,满标志( FF )
会去吨后高
WFF
,允许一个有效的写操作开始。写使能1 ( WEN1 )
当FIFO满时将被忽略。
读时钟( RCLK )
数据可以读取的输出上读取的低到高的转变
时钟( RCLK ) 。空标志( EF)和可编程几乎空标志
( PAE )是相对于同步到阅读的低到高的转变
时钟( RCLK ) 。
写和读时钟可以是异步或重合。
读使能( REN1 ,
REN2)
当两个读使能( REN1 ,
REN2)
都低时,数据被从读
RAM阵列到输出寄存器的读的低到高的转变
时钟( RCLK ) 。
当任一读使能( REN1 ,
REN2)
为高电平时,输出寄存器保存
先前的数据,并没有新的数据被允许加载到寄存器中。
当所有的数据已被从FIFO中读出,空标志( EF)会
低,抑制了进一步的读取操作。一次有效的写操作已经
完成时,空标志( EF)会去吨高后
REF
和一个有效的可以读
开始。在读使能( REN1 ,
REN2)
被忽略,当FIFO为空。
5
0
1
1
1
0
1
注意事项:
一,在本表中, WEN2 = V的目的
IH
.
2.同样的选择顺序适用于从寄存器中读取。
REN1
和
REN2
启用和阅读RCLK的低到高的转变进行。
图2.写偏移寄存器
相关元器件产品Datasheet PDF文档
IDT72V231L10PF
3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9
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IDT72V231L10PF
3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9
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IDT
IDT72V231L10PF8
FIFO, 2KX9, 6.5ns, Synchronous, CMOS, PQFP32, PLASTIC, TQFP-32
0
IDT
IDT72V231L10PFI
3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9
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IDT
IDT72V231L10PFI
3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9
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IDT72V231L15
3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9
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