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IDT79R3081 RISController
军用和商用温度范围
集成设备技术有限公司
IDT79R3081
RISController
与FPA
IDT 79R3081 ™ , 79R3081E
IDT 79RV3081 , 79RV3081E
特点
•指令集兼容IDT79R3000A , R3041 ,
R3051和R3071 RISC处理器
•高集成度减少了系统成本
- R3000A兼容CPU
- R3010A兼容浮点加速器
- 可选R3000A兼容MMU
- 大型指令缓存
- 大型数据缓存
- 读/写缓冲区
• 43VUPS在50MHz
- 13MFlops
•灵活的总线接口,可实现简单的,低成本的设计
•可选的1x或2x时钟输入
• 20到50MHz的操作
• "V"版本的工作电压为3.3V
•只有50MHz的1倍时钟输入和1/2总线频率
•大容量片上高速缓存使用用户可配置
- 16KB指令缓存,4KB数据缓存
- 动态配置,以8KB指令高速缓存,
8KB数据缓存
- 奇偶校验保护的数据和标签领域
•低成本的84引脚封装
•超集引脚和软件兼容R3051 , R3071
•与低成本支持复用总线接口,低
具有高速CPU高速内存系统
•片4深写缓冲消除了内存写入档
•片4深读缓冲区支持突发或简单的块
读和写
- 片上DMA仲裁器
•基于硬件的缓存一致性支持
•可编程节电模式
•总线接口可在半处理器频率运行
R3081框图
CLKIN
时钟发生器
单元/时钟倍频
主管道控制
系统控制
协处理器
(CP0)
异常/控制
注册
内存管理
注册
整型( 5:0)
BrCond (3: 2,0)
CPU核心
通用寄存器
(32 x 32)
ALU
MULT /股股利
地址加法器
PC CONTROL
虚拟地址
FP中断
浮点
协处理器
(CP1)
注册单位
(16 x 64)
指数股
添加设备
除法单元
乘法单元
异常/控制
翻译
后备缓冲器
( 64项)
物理地址总线
32
数据总线
CON连接可配置
数据
缓存
(4kB/8kB)
CON连接可配置
指令
缓存
(16kB/8kB)
数据总线
36
奇偶
发电机
4-deep
卜FF器
R3051超集总线接口单元
4-deep
卜FF器
DMA
ARBITER
BIU
控制
相干性
逻辑
地址/
数据
DMA
CTRL
RD / WR
CTRL
系统时钟
废止
控制
2889 DRW 01
IDT标志为注册商标,并RISController , R3041 , R3051 , R3052 , R3071 , R3081 , R3720 , R4400 , R4600 , IDT /套,与IDT / SIM是集成设备技术, Inc.的商标。
军用和商用温度范围
©1995
集成设备技术有限公司
1995年9月
DSC-9064/4
5.5
5.5
1
IDT79R3081 RISController
军用和商用温度范围
介绍
该IDT R3051系列是一系列高性能32位
位微处理器具有集成的一个高层次,并
针对高性能,但成本敏感的加工
应用程序。在R3051系列的设计带来的高
性能固有的MIPS RISC架构成
低成本,简化,功耗敏感的应用。
因此,功能单元已被集成到CPU
芯,以降低系统的总​​成本,而不是为了
增加的整数发动机的固有性能。
然而, R3051系列能够提供43VUPS
表现在50MHz ,无需外部SRAM或
缓存。
在R3081延伸的R3051系列的功能,由
整合更多的资源投入相同的引脚输出。该
R3081从而扩大由寻址的应用范围
在R3051系列,并允许设计者实现一个单一的,
基本系统和软件的设置能够接受广泛的
各种CPU的,可根据价格/性能目标
终端系统。
除了由所服务的嵌入式应用
R3051系列, R3081可以低成本,入门级电脑
系统构成。这些系统将提供许多
传统的PC系统倍的性能,但成本
近似相同。在R3081能够运行任何
标准R3000A操作系统,包括UNIX ACE 。
因此, R3081可以用来建立一个低成本的ARC
柔性系统,进一步加宽的性能的范围内
在ACE计划的解决方案。
该设备的概述,以及定量的电
参数和机械数据,发现在这个数据表;
咨询
"R3081系列硬件用户Guide"
此处理器的完整描述。
•在R3051 ,它采用了指令缓存的4kB
和2kB的数据缓存,但省略了TLB ,而是使用
一个简单的虚拟到物理地址的映射。
•在R3081E ,其中集成了16KB指令缓存,
4KB的数据缓存,以及全功能的内存管理
单元( MMU ),包括64项全相联翻译
后备缓冲器( TLB ) 。在R3081E缓存用户
配置一个8KB指令缓存和8KB数据
缓存。
•在R3081 ,它集成了16KB指令缓存,
一个4kB的数据高速缓存,但采用简单的存储器映射
的R3051 / 52 ,并且因此省略了TLB中。在高速缓存
R3081是用户可配置的一个8KB指令高速缓存和
8kB数据缓存。
图1示出了所述功能的模块级表示
在R3081E内的单位。的R3081E可以被看作是对
周围的R3000A内置分立式解决方案实施
和R3010A 。然而,通过在集成这些功能
单芯片,显着的成本和功耗降低得以实现。
CPU核心
CPU核心是一个完整的32位RISC整数执行
发动机,能够维持接近单周期执行。
CPU内核包含一个5级流水线,和32正交
个32位寄存器。在R3081使用相同的基本整数
执行核心作为整个R3051家族,这是
R3000A执行MIPS指令集。因此,该
R3081系列是二进制的R3051 , R3052兼容,
R3000A , R3001 , R3500和处理器。此外, R4000
代表一个向上的软件兼容的迁移路径
更高的性能水平。
在R3081执行引擎使用一个五级
管道达到近单周期指令执行
率。一个新的指令可以在每个时钟周期被启动;
执行引擎实际处理5指示
同时(在不同的流水线阶段) 。图2示出了
并发在R3081执行流水线来实现的。
系统控制协处理器
在R3081系列还集成了片上系统
控制协处理器CP0 。 CP0同时管理例外
在R3081的处理能力,以及从虚拟到
物理地址的映射。
作为与R3051和R3052的R3081提供了两个
内存管理和虚拟到物理的版本
地址映射:扩展的体系结构的版本中,该
R3051E , R3052E和R3081E ,纳入同一个MMU
作为R3000A 。这些版本包含一个全相联64
它映射4kB的虚拟页到物理TLB入口
地址空间。虚拟到物理映射,因此包括
内核片段,其被硬映射到物理
地址,以及其分别对应的内核和用户段
由TLB页到页中的4GB物理随时随地
地址空间。在此的TLB , 8页可以被“锁定”,由
内核,以保证在实时应用中确定的响应。
图3示出了虚拟在发现物理映射
R3081E.
设备概述
由于R3051系列的一部分, R3081延伸产品
在兼容的接口的广泛的功能。该
R3051系列使系统设计人员能够实现
单一的基础系统,并利用接口兼容的处理器
各种复杂性,实现了价格性能目标
具体的最终系统。
各个家庭成员之间的差异涉及到
片上资源的处理器。目前的家庭成员
包括:
•的R3052E ,它集成了一个8KB的指令高速缓冲存储器,
一个2kB的数据缓存,以及全功能的内存管理
单元( MMU ),包括64项全相联翻译
后备缓冲器( TLB ) 。
•在R3052 ,这也集成了8KB指令
缓存和2kB的数据高速缓存,但不包括TLB中,
而是采用了较简单的虚拟地址到物理地址
映射。
•在R3051E ,其中集成了指令缓存的4kB
和2kB的数据高速缓存,以及完整功能的MMU /
TLB的R3000A的。
5.5
2
IDT79R3081 RISController
军用和商用温度范围
I#1
IF
I#2
RD
IF
I#3
ALU MEM
RD
IF
I#4
WB
WB
WB
WB
WB
ALU MEM
RD
IF
I#5
ALU MEM
RD
IF
ALU MEM
RD
ALU MEM
当前
中央处理器
周期
图2. R3081 5级流水线
2889 DRW 02
虚拟
0xffffffff
内核映射
(kseg2)
任何
0xc0000000
内核未缓存
(kseg1)
0xa0000000
内核缓存
(kseg0)
0x80000000
用户映射
缓存
( KUSEG )
物理
物理
内存
3548MB
在R3051系列的扩展体系结构版本
(该R3051E , R3052E和R3081E )允许系统设计师
执行内核的软件,动态管理
用户任务系统资源的利用,并且还允许
内核保护某些资源的用户任务。这些
功能是在一般计算的应用的重要
如ARC计算机,并且可以在各种重要的
嵌入式应用,从过程控制(其中保障
可能是重要的), X -Window的显示系统(其中
可以用虚拟存储器管理)。 MMU的可
也可以用来简化系统调试。
R3051系列的基础版本(的R3051 , R3052 , R3081和)
去掉TLB和建立一个固定的地址映射
虚拟地址空间的各个部分。这些设备
还支持不同的内核和用户模式运行,但做
不要求页面管理软件,导致更简单的
软件模型。使用这些设备的存储器映射
示于图4。注意,所保留的空间是为
兼容性与未来的家庭成员,这可能导通地图
片内资源向这些地址。参考这些
在R3081地址将会以相同的方式进行翻译
作为它们各自的链段的剩余部分,​​与没有过滤器或
异常信号。
当使用该体系结构的基本版本,该
系统设计人员可以实现之间的一个区别
用户任务和内核任务,而不必实现
页管理软件。这种区分可以
通过译码输出的物理地址来实现。在
这并不需要内存保护,并希望系统
有内核和用户任务操作出来的一样
存储器空间中,高位地址线可以通过忽略
地址译码器,从而所有的引用将被视为
物理地址空间的下部千兆字节。
任何
内存
浮点协处理器
在R3081还集成了一个R3010A兼容浮动
512 MB
0x00000000
点加速器芯片。该FPA是一种高性能的合作
2889 DRW 03
图3.虚拟扩展到建筑物理图谱
处理器(协处理器1向CPU )提供单独的
版本
加,乘,除功能单元的单,双
精度浮点运算。浮点加速器
虚拟
物理
具有低时延业务,并自主功能
单位允许浮点运算的不同类型
0xffffffff
1MB内核RSVD
与整数运算功能的同时。该R3010A
内核可缓存
内核缓存
1024 MB
出现在软件程序员为一个简单的扩展
任务
(kseg2)
在整数执行单元,具有16个专用的64位浮点
点寄存器(软件引用这些为32个32位寄存器
0xc0000000
执行加载或存储时) 。图5示出了
内核未缓存
(kseg1)
芯片上的焦平面阵列的功能框图。
0xa0000000
内核缓存
(kseg0)
0x80000000
1MB用户RSVD
用户
缓存
( KUSEG )
0x00000000
无法访问
内核启动
和I / O
512 MB
512 MB
2889 DRW 04
内核/用户
缓存
任务
2048 MB
时钟发生器单元
的R3081是从一个单一的输入时钟可以是从动
无论是在处理器的额定转速,或以该速度的两倍。导通
芯片,所述时钟发生器单元是负责管理
CPU内核,缓存和总线接口的相互作用。该
R3081包括一个片上时钟倍频器,以提供更高的
频信号传送到内部执行核心;如果1个钟
选择模式下,时钟倍频器将在内部将其转换为
图4为虚拟的基础架构版本的物理图谱
5.5
3
IDT79R3081 RISController
军用和商用温度范围
一个双频率时钟。 2倍的时钟模式为
兼容性与R3051 。时钟发生器单元代替
在R3000A根据应用所需的外部延迟线。
指令缓存
在R3081实现了16KB指令高速缓存。该
系统可以选择重新对片上高速缓存,以便
指令高速缓存器减少到8kB的,但数据缓存
上升为8KB 。指令缓存组织与
16字节的行大小( 4项) 。这大缓存实现
击超过98%速率在大多数应用中,并且基本上
有助于固有的R3081的性能。该
高速缓存被实现为直接映射高速缓存,并且是
能够从任何地方4GB的高速缓存中的指令
物理地址空间。高速缓存是使用实现
物理地址(而非虚拟地址) ,并由此
不需要冲洗上下文切换上。
指令缓存奇偶校验保护,在指令
字和标签领域。奇偶校验是由读缓冲生成
在高速缓存充值;在高速缓存引用,奇偶校验
检查,并且在奇偶校验错误的情况下,高速缓存未命中是
处理。
数据缓存
在R3081结合的4kB的片上数据高速缓存,
组织为4个字节(一个字)的线的尺寸。在R3081
使系统重新配置从芯片上的高速缓存
默认16kB的指令高速缓存/ 4kB的D- Cache中的指令和8KB
数据8kB的缓存。
相对较大的数据缓存达到命中率超过
的95% ,在大多数应用中,并大大有助于
性能固有的R3081 。作为与指令
高速缓冲存储器,数据高速缓冲存储器被实现为直接映射
物理地址缓存。缓存能够映射任何
4GB的物理地址空间中的单词。
数据高速缓存被实现为写高速缓存,
以确保主存储器是与总是一致的
内部高速缓存。为了尽量减少处理器暂停由于
数据写入操作时,总线接口单元包括一个4-
深的写入缓冲器,捕捉的地址和数据在
处理器执行速度,允许其退役主
内存在慢得多的速率,而不冲击系统
性能。另外,支持已经设置成允许
基于硬件的数据高速缓存相关性的一种多主
环境,例如一个利用DMA从I / O内存。
数据高速缓存奇偶校验保护,在数据和标签
场。奇偶校验是通过在高速缓存填充读取缓冲区中产生的;
中高速缓存的引用,奇偶校验被选中,并在该情况下
一个奇偶错误时,高速缓存未命中处理。
总线接口单元
在R3081采用了大量的内部缓存来提供
大多数的执行的带宽要求
发动机,并且因此可以利用连接的一个简单的总线接口
以较慢的存储设备。交替地,一个高性能,
低成本的二级高速缓存可以被实现,从而允许
处理器来增加系统中总线性能
带宽是一个性能限制。
作为R3051系列的一部分,所述R3081总线接口使用
多路复用到一个单一的集的一个32位地址和数据总线
销。总线接口单元还提供了一个ALE (地址
锁存使能)的输出信号进行去复用的A / D总线,并
缓存
数据
(32)
数据总线
(32)
说明
指数部分
条件
代码
(11)
(11)
(11)
操作数
寄存器组( 16× 64)
分数
(53)
(53)
(53)
A
控制单元
和时钟
B
结果
A
添加设备
B
结果
指数
单位
(53)
(53)
(56)
A
除法单元
(53)
(53)
B
结果
(56)
A
乘法单元
B
结果
2889 DRW 05
图5. FPA功能框图
5.5
4
IDT79R3081 RISController
军用和商用温度范围
简单的握手信号, CPU处理读写
请求。除了读操作和写操作的界面, R3051
系列包含了DMA仲裁器,允许外部主机
控制外部总线。
在R3081还支持基于硬件的缓存一致性
在DMA写。在R3081可以指定行无效
数据缓存,或者实际上可以在执行突发失效
爆DMA写道。
在R3081采用了4 -深写缓冲区脱钩
执行引擎的自的速度的速度
存储器系统。写缓冲区捕捉和FIFO处理器
在存储操作的地址和数据信息,和现在
它向总线接口写入事务处的速率的
内存系统可以容纳。
在R3081读取接口进行单数据
读取和四字读。单用一个简单的读取工作
握手,并四字读可以利用简单的
握手(在较低的性能,简单的系统),或利用
当存储系统可以猝发数据更紧的定时模式
在该处理器的时钟速率。因此,系统设计者可以
选择使用页或半字节方式的DRAM (也可能
使用交织,如果需要的话,在高性能系统中) ,或
用更简单的方法来降低复杂性。
为了适应较慢四字读取,该
R3081集成了一个4深读缓冲器FIFO ,以使得
外部接口可以实现在处理器内排队数据
释放它之前执行的内部缓存的突发填充。
在R3081是R3051超在其总线接口兼容。
具体地, R3081具有额外的支撑,以简化
甚高频系统的设计。这种支持包括
到二分之一的处理器上运行的总线接口的能力
执行速率,以及减慢跃迁的能力
之间的读取和写入操作提供额外的缓冲禁用时间
用于存储器接口。然而,它仍然是可能的,设计
一个系统,没有修改的PC板或
软件,可以接受的R3041 , R3051 , R3052 , R3071 ,
或R3081 。
到一个给定的应用中,系统设计工程师可以
包括来自DRAM ,提供真正的高爆支持
性能高速缓存未命中处理,或利用较简单的,
低性能存储系统,以降低成本和简化
设计。类似地,系统设计者可以选择
实现诸如外部二级缓存技术,或
(DMA),以进一步提高系统的性能。
开发支持
该IDT R3051系列支持丰富的
开发工具,从系统仿真工具
通过PROM监控和调试支持,应用程序
软件和实用程序库,逻辑分析工具,子系统
模块和收缩包装的操作系统。在R3081 ,
这是引脚和软件与R3051兼容,可以
直接利用这些现有的工具来缩短产品上市时间。
图7是该系统的开发过程的概述
通常开发R3051系列应用程序时使用。
在R3051系列支持项目的所有阶段
发展。这些工具能够及时,并行开发
硬件和软件为R3051的家庭应用中,与
包括工具,如:
•优化的MIPS ,是公认的领导者编译器
在优化编译技术。
•交叉开发工具,在各种可用
开发环境。
• IDT的评估板,包括RAM , EPROM ,
I / O ,以及IDT PROM监视器。
• IDT / SIM
,它实现了一个完整的舞会显示器
(诊断,远程调试支持,PEEK /捅,等) 。
• IDT /套
,它实现了运行时支持包
R3051系列系统。
性能概述
在R3081达到的性能非常高的级别。这
性能是基于:
一个高效的执行引擎。
CPU执行ALU
操作和存储操作在一个周期内,并且具有
的1.3个周期的有效负载时,与分支执行
的1.5个周期率(基于编译器的能力
避免软件互锁) 。因此,执行发动机
运行时实现了超过35 VUPS性能
缓存。
一个全功能的浮点加速器/协处理器。
在R3081集成了一个R3010A兼容浮动
点加速芯片,具有独立的ALU浮动
点加,乘,除法。浮点单元是完全
硬件互锁,和特征的重叠的操作
和精确的例外。在FPA允许浮点
加,乘,并划分与同时发生
彼此,以及同时进行整数运算。
大型片上高速缓存。
在R3051系列包含缓存
它们基本上比那些在多数较大
今天的微处理器。这些大容量高速缓存减少
总线事务的数目必需的,并且允许R3051
家庭实现实际的持续性能非常接近
其峰值执行率。在R3081双打缓存
可在R3052 ,使其成为一个合适的发动机
5
制用法
该IDT R3051系列是专门设计来
允许多种存储系统。低成本系统
可以使用慢速的回忆和简单的控制器,而
其他设计师可能会选择把更高的频率,
更快的记忆,和技术,如DMA实现
最大性能。在R3081包括具体支持
对于高perfromance系统,包括必要的信号
实施外部二级缓存,并能够
在多主机执行基于硬件的缓存一致性
系统。
图6示出一个典型的系统实现。
透明锁存器被用于解复用的R3081
地址和数据总线从所述A / D总线。数据路径
存储器系统元件和A / D转换总线之间是
通过简单的八进制的设备管理。小组简单的PAL
用于控制各种数据路径元素,并且向
控制所述存储器器件和之间的握手
中央处理器。
根据成本与性能的权衡适当
5.5
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