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IN16C554PL/IN16C554TQ
QUAD -UART
异步通信部件
2002年11月修订的2006年8月
1.概述
IN16C554
是16C550 UART (通用异步接收器的增强版本四倍
发射器) 。每个通道都可以被放入FIFO模式,以减轻过度的软件开销的CPU 。在这
模式,内部FIFO被激活和16个字节加上每字节的错误数据的3位可被存储在两个接收
和发送模式。
每个通道执行从外围设备或一个串行到并行的数据字符转换接收
MODEM,和并行到串行转换的数据字从CPU接收。 CPU可以读取
UART的随时的功能操作期间完成的状态。状态信息包括
的传输操作的类型和条件而由UART ,以及任何错误的条件下进行,例如
作为奇偶校验,超限,成帧,并打破中断。
IN16C554
包括一个可编程的波特率发生器,它能够分裂的定时基准的
16
通过1除数时钟输入到2 -1 ,并产生一个16倍的时钟,用于驱动内部发射机逻辑。
规定也包括使用本时钟来驱动接收器逻辑。
IN16C554
具有完整的调制解调器控制能力和中断系统,该系统可以被编程为
用户的需求,最大限度地减少处理通信链路所需的计算。
2.特点
在FIFO模式下,每个通道的发射器和接收缓冲带16字节的FIFO ,以减少
中断给CPU的数量。
添加或删除标准的异步通信位(启动,停止,奇偶校验)到或从串行
数据。
保持寄存器和移位寄存器,无需使用CPU和之间的精确同步
串行数据。
独立控制的发送,接收,线路状态和数据中断。
可编程的波特率发生器允许任何输入参考时钟除以1到2 -1
且产生一个内部时钟16X 。
独立的接收器时钟输入
调制解调器控制功能( CTS # , RTS # , # DSR , DTR # , # RI和DCD # ) 。
完全可编程的串行接口特性。
- 5-,6-, 7-或8位的字符
- 偶数,奇数或无奇偶校验位
- 1 , 1.5 , 2个停止位。 (像其他一般的UART , IN16C554检查只有一个停止位,
无论他们有多少人)
16
启示录01
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QUAD -UART
异步通信部件
2002年11月修订的2006年8月
错误的起始位检测
产生或检测线路中断
内置诊断功能:​​通信环回控制链路故障隔离。
全部中断优先级控制系统
该发送器输出和接收器输入保护,
±15kV
空气静电放电。
5V和3.3V操作
3.信号说明
名字
A0
A1
A2
CS0 # , CS1 #
# CS2 , CS3 #
CTS0 # , # CTS1
CTS2 , CTS3 #
PIN号
34 (48)
33 (47)
32 (46)
16,20 (28, 33)
50,54 (68, 73)
11,25 (23, 38)
45,59 (63, 78)
I / O
描述
注册选择引脚。 A0,A1和A2三个输入用于选择
在UART的在读寄存器和写入操作。
片选。每个CSX #能使读写操作,以各自的
通道。
清除发送。 CTSx #是一个调制解调器状态信号。其状态可以通过公知的
阅读位调制解调器状态寄存器的第4 。 CTS #不影响发送
或接收操作。
数据总线。八数据线与3态输出提供了一个双向通道
I
I
I
D7~D3,
D2~D0
DCD0 # , DCD1 #
DCD2 # , DCD3 #
DSR0 # , DSR1 #
DSR2 # , DSR3 #
66~68(15~11)
1~ 5 (9~7)
9,27 (19, 42)
43, 61 (59, 2)
10,26 (22, 39)
44,60 (62, 79)
I / O
为IN16C554之间的数据,控制和状态信息
中央处理器。 D0是LSB 。
数据载波检测。在DCDx #低表明承运人已
I
I
由调制解调器检测到的。其状态可以通过读的第7位是已知的
调制解调器状态寄存器。
数据设置就绪。 DSRx #是一个调制解调器状态信号。的DSRx #条件可以
通过读调制解调器状态寄存器的位5被检查。 DSR #不
影响发送和接收操作。
数据终端就绪。 DTRX #是一个输出,它指示到一个调制解调器或
DTR0 # , DTR1 #
DTR2 # , DTR3 #
12, 24(24, 37)
46, 58(64,77)
O
数据设置UART已准备好建立通信。设置
调制解调器控制寄存器的DTR位激活它。 DTRX #被放置在
非活动状态,无论是作为主复位的过程中循环模式的结果
操作或清零的调制解调器控制寄存器0 。
GND
6, 23 (16,36)
40, 57 (56,76)
信号和电源地
中断正常。 INTN #在与调制解调器状态位3联
注册并影响四个中断(INT0 〜 INT3 )的操作。
INTN #
操作中断
中断是根据国家启用
OUT2 ( MCR位3 ) 。当MCR位3被清零,
低或浮动
该UART的3态中断输出处于高阻
状态。当MCR 3位被置位,中断输出
UART被使能。
中断始终处于激活状态。
INTN #
65 (6)
I
INT0 , INT1
INT2 , INT3
IOR #
15,21(27,34)
19,55(67,74)
52 (70)
I
外部中断输出。当被激活时,由INTx输出告知该CPU
UART具有一个中断得到服务。
读选通。在IOR #低水平传送IN16C554的内容
数据总线与外部CPU总线。
启示录01
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名字
IOW #
RESET
PIN号
18 (31)
37 (53)
I / O
I
I
地址寄存器。
描述
写选通。 IOW #允许CPU写入到由所选择的地址
主复位。当激活时,复位清除大部分UART的寄存器并设置
的各种信号的状态。发送器输出和接收器,他输入
在复位期间禁用。
RI0 # , # RI1
RI 2 # , RI3 #
# RTS0 , RTS1 #
RTS2 # , RTS3 #
8, 28 (18,43)
42, 62 (58, 3)
14, 22 (26,35)
48, 56 (66,75)
I
环检测指标。在里克斯#低表明调制解调器已收到
来自电话线路的振铃信号。这个信号的状态可以是
通过读调制解调器状态寄存器的位6检查。
O
发送请求。当激活时, RTSX #通知调制解调器或数据集
UART已准备好接收数据。在调制解调器控制写入1
注册后,该位为低电平状态。复位后,该终端设置为高。
这些终端已经在发射没有影响或接收操作。
要将RxD0 , RXD1
RXD2 , RXD3
RXRDY #
7, 29 (17, 44)
41, 63 (57, 4)
38 (54)
I
串行输入。 RXDx是由一个连接的通信的串行数据输入
装置。在环回模式下, RXDx输入从外部关闭
连接并连接到内部的TXDx输出。
O
接收准备。 RXRDY #变低时,接收FIFO已满。它可以是
作为一个单独的输送或多传输。
发射输出。 TXDx是连接复合串行数据输出
TxD0用于, TXD1
TXD2 , TXD3
TXRDY #
VCC
XTAL1
17, 19 (29,32)
51, 53 (69,72)
39 (55)
13, 30 (5, 25)
47, 64 (45,65)
35 (50)
O
O
到通信设备。 TXD1 , TXD2 , TXD3和TXD4被设置为
高邦复位的结果。
发送就绪。 TXRDY #变低时,发送FIFO已满。它可以是
作为一个单一的多传送的传送。
电源。
I
晶振输入1或外部时钟输入。晶体可连接到XTAL1
和XTAL2利用内部振荡器电路。外部时钟可以是
连接到驱动内部时钟电路。
XTAL2
36 (51)
O
晶振输出2或缓冲时钟输出。
†在PIN码编号,括号外的数字表示IN16C554 PL的针数,并在括号内的数
指IN16C554 TQ的引脚数量。
启示录01
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4.功能框图
SB16C554
发送
16由德先进先出
注册
发送
注册
D[7:0]
IOR # / IOW #
RESET
数据和
控制
逻辑
TXD0
A[2:0]
CS# [3:0 ]
注册
控制
逻辑
接受
16由德先进先出
注册
接受
注册
RXD0
INT [ 3:0]
TXRDY # / RXRDY #
INTRRUPT
控制
逻辑
UART 0
调制解调器
信号
控制
逻辑
RTS0#/DTR0#
CTS0#/DSR0#/DCD0#/RI0#
TXRDY 0 # / RXRDY 0 #
UART 1
TXD1
RXD1
RTS1#/DTR1#
CTS1#/DSR1#/DCD1#/RI1#
TXRDY 1 # / RXRDY 1 #
TXD2
RXD2
RTS2#/DTR2#
CTS2#/DSR2#/DCD2#/RI2#
TXRDY 2 # / RXRDY 2 #
TXD3
RXD3
RTS3#/DTR3#
CTS3#/DSR3#/DCD3#/RI3#
TXRDY 3 # / RXRDY 3 #
UART 2
UART 3
时钟和
波特率
发电机
XTAL1
XTAL2
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5.寄存器描述
地址
注册
助记符
注册地址
第7位
第6位
数据位6
第5位
数据位5
4位
数据位4
第3位
数据位3
第2位
数据位2
第1位
数据位1
位0
数据位0
( LSB )
数据位6
数据位5
数据位4
数据位3
数据位2
数据位1
数据位0
0
RBR
(只读)
数据位7
(MSB)
数据位7
0
THR
(只写)
0
1
1
DLL
DLM
IER
第7位
15位
0
第6位
14位
0
第5位
13位
0
4位
12位
0
第3位
11位
( EDSSI )
启用
调制解调器
状态
打断
第2位
10位
( ERLSI )
启用
接收器
线路状态
打断
第1位
9位
( ETBEI )
启用
发射机
控股
注册
打断
位0
8位
(而彼)
启用
收到
数据
可用的
打断
FIFO
启用
0如果中断
PENDING
(WLSB0)
选择位0
(DTR)
数据
终奌站
准备
2
FCR
(只写)
接收器
TRIGGER
(MSB)
FIFO的
接收器
TRIGGER
( LSB )
FIFO的
版权所有
版权所有
DMA模式
SELECT
发送
FIFO复位
接收器
FIFO复位
打断
ID位( 1 )
(WLSB1)
选择位1
( RTS)的
请求
发送
2
IIR
(只读)
0
0
打断
中断ID
位( 2 )
机顶盒(STB )
停止位
版权所有
启用
( DLAB )
除数
LATCH
访问位
启用
设置断点
坚持平价
( EPS )
偶校验
SELECT
ID位( 3 )
( PEN)的
奇偶
启用
OUT2
启用
打断
( INT )
3
LCR
4
MCR
0
0
0
5
LSR
错误
接收器
FIFO
( TEMT )
发射机
注册
( THRE )
发射机
控股
注册
(DSR)
数据集
准备
( BI )
休息
打断
( FE )
取景
错误
(PE)的
奇偶校验错误
( OE)的
泛滥
错误
( DR )
数据就绪
6
MSR
( DCD )
数据
支架
检测
( RI )
指标
( CTS)的
清除
发送
( ΔDCD )
增量数据
支架
检测
( TERI )
尾随
EDGE
指标
第2位
( ΔDSR )
增量数据
设置就绪
( ΔCTS )
三角洲清除
发送
7
SCR
第7位
第6位
第5位
4位
第3位
第1位
位0
DLAB = 1
该位始终处于一个较低的状态,当FIFO被禁用。
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