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IS61SPD25632T / D IS61LPD25632T / D
IS61SPD25636T / D IS61LPD25636T / D
IS61SPD51218T / D IS61LPD51218T / D
256K ×32 , 256K ×36 , 512K ×18
同步管道,
双循环DESELECT静态RAM
特点
•内部自定时写周期
•单个字节写入控制和全局写
•时钟控制,注册地址,数据和
控制
•奔腾™或线性突发序列控制使用
MODE INPUT
•三个芯片使能选项进行简单的深度扩张
和地址流水线
•常见的数据输入和数据输出
• JEDEC 100引脚TQFP和
119引脚PBGA封装
•单+ 3.3V , + 10 %, - 5 %电源
•掉电贪睡模式
• 3.3V的I / O SPD
• 2.5V的I / O LPD
•双循环取消
•在间歇模式来减少功耗待机
• T版( 3片选)
• D版(双片选)
ISSI
®
初步信息
2000年9月
描述
ISSI
IS61SPD25632 , IS61SPD25636 , S61SPD51218 ,
IS61LPD25632 , IS61LPD25636和IS61LPD51218是
高速,低功耗的同步静态RAM设计
提供一种可破裂的,高性能的,二级缓存为
奔腾™ , 680X0 ™和PowerPC ™微处理器。
该IS61SPD25632和IS61LPD25632组织为
262144字由32比特和IS61SPD25636和
IS61LPD25636由36位组织为262,144字。
该IS61SPD51218和IS61LPS51218组织为
524,288字由18位。与制造
ISSI
先进
CMOS技术,器件集成了2位爆
计数器,高速SRAM的芯,和高驱动能力
输出变成一个单片电路。所有同步输入
通过由一个正边沿触发的控制寄存器
单时钟输入。
写周期是内部自定时的,由发起
在时钟输入的上升沿。写周期可以是从一个
到4个字节宽,由写控制输入控制。
单独的字节使能允许写入单个字节。
通过使用字节写入字节进行写操作
启用( BWE ) 。输入相结合的一个或多个单独的
字节写信号( BWX ) 。此外,全局写( GW)的
适用于所有写字节在同一时间,无论
字节写操作控制。
连发可以启动或者
ADSP
(地址状态
处理器)或
ADSC
(地址状态缓存控制器)
输入引脚。可生成后续的脉冲串地址
内部和由受控
ADV
(突发地址
提前)输入引脚。
在模式引脚用于选择该串序列顺序,
当该引脚连接到低电平线性脉冲串来实现的。交错
当该引脚为高电平或悬空一阵实现。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
频率
-166*
3.5
6
166
-150
3.8
6.7
150
-133
4
7.5
133
-5
5
10
100
单位
ns
ns
兆赫
*仅适用于SPD版本,这个速度
本文件包含的初步信息数据。 ISSI保留随时更改其产品在任何时候,恕不另行通知,以改进设计和提供合适的
最好的产品。我们假设它可能出现在本出版物中的任何错误不承担任何责任。 ©版权所有2001年,集成的芯片解决方案,公司
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1
IS61SPD25632T / D IS61LPD25632T / D
IS61SPD25636T / D IS61LPD25636T / D
IS61SPD51218T / D IS61LPD51218T / D
框图
模式
Q0
A0'
ISSI
A1'
®
CLK
CLK
A0
二进制
计数器
ADV
ADSC
ADSP
A18-A0
(61SPD51218,
61LPD51218)
A17-A0
(61SPD25632/36,
61LPD25632/36)
CE
CLR
Q1
A1
256Kx32 ; 256Kx36 ;
512Kx18
存储阵列
16/17
18/19
Q
18/19
D
地址
注册
CE
CLK
32, 36,
或18
32, 36,
或18
GW
BWE
BWD
(x32/x36)
DQD
字节写
注册
CLK
D
Q
BWC
(x32/x36)
DQC
Q
字节写
注册
CLK
D
BWB
(x32/x36/x18)
DQB
字节写
注册
CLK
D
Q
BWA
(x32/x36/x18)
D
DQA
Q
字节写
注册
CLK
(T , D)
CE
(T , D) CE2
(T)
CE2
D
Q
4
启用
注册
CE
CLK
输入
注册
CLK
产量
注册
CLK
OE
32, 36,
或18
DQA - DQD
D
Q
启用
延迟
注册
CLK
OE
2
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修订版00A
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IS61SPD25632T / D IS61LPD25632T / D
IS61SPD25636T / D IS61LPD25636T / D
IS61SPD51218T / D IS61LPD51218T / D
引脚配置
119引脚PBGA (顶视图)
1
A
VCCQ
B
NC
C
NC
D
DQc1
E
DQc2
F
VCCQ
G
DQc5
H
DQc7
J
VCCQ
K
DQd1
L
DQd4
M
VCCQ
N
DQd6
P
DQd8
R
NC
T
NC
U
VCCQ
NC
NC
NC
NC
NC
VCCQ
NC
A10
A11
A14
NC
ZZ
A5
模式
VCC
NC
A13
NC
NC
GND
A0
GND
NC
DQa1
DQd7
GND
A1
GND
DQa3
DQa2
DQd5
GND
DQd3
DQd2
GND
BWD
CLK
NC
BWE
GND
BWA
GND
DQa7
DQa5
DQa4
DQa8
DQa6
VCCQ
VCC
NC
VCC
NC
VCC
VCCQ
DQc8
GND
DQc6
DQc4
GND
BWC
DQc3
GND
NC
GND
NC
CE
OE
ADV
GW
GND
GND
GND
BWB
GND
NC
DQb6
DQb5
DQb4
DQb2
DQb8
DQb7
VCCQ
DQb3
DQb1
A7
A2
VCC
A12
A15
NC
CE2
A3
A6
A4
2
3
4
5
6
7
ISSI
100引脚TQFP (D版)
A6
A7
CE
CE2
BWD
BWC
BWB
BWA
A17
VCC
GND
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A8
A9
®
ADSP
ADSC
A8
A9
A16
A17
VCCQ
NC
NC
DQc1
DQc2
VCCQ
GND
DQc3
DQc4
DQc5
DQc6
GND
VCCQ
DQc7
DQc8
NC
VCC
NC
GND
DQd1
DQd2
VCCQ
GND
DQd3
DQd4
DQd5
DQd6
GND
VCCQ
DQd7
DQd8
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
模式
A5
A4
A3
A2
A1
A0
NC
NC
GND
VCC
NC
NC
A10
A11
A12
A13
A14
A15
A16
NC
DQb8
DQb7
VCCQ
GND
DQb6
DQb5
DQb4
DQb3
GND
VCCQ
DQb2
DQb1
GND
NC
VCC
ZZ
DQa8
DQa7
VCCQ
GND
DQa6
DQa5
DQa4
DQa3
GND
VCCQ
DQa2
DQa1
NC
256K ×32
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
同步字节写使能
同步字节写使能
ZZ
GND
Q
GW
CE,
CE2
OE
DQA - DQD
模式
V
CC
GND
V
CCQ
全球同步的写使能
同步芯片使能
OUTPUT ENABLE
同步数据的输入/输出
突发序列模式选择
+ 3.3V电源
隔离输出缓冲器供应:
+ 3.3V或2.5V
贪睡启用
隔离输出缓冲地
A2-A17
CLK
ADSP
ADSC
ADV
BWA - BWD
BWE
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IS61SPD25632T / D IS61LPD25632T / D
IS61SPD25636T / D IS61LPD25636T / D
IS61SPD51218T / D IS61LPD51218T / D
引脚配置
100引脚TQFP (T版)
A6
A7
CE
CE2
BWD
BWC
BWB
BWA
CE2
VCC
GND
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A8
A9
ISSI
®
NC
DQc1
DQc2
VCCQ
GND
DQc3
DQc4
DQc5
DQc6
GND
VCCQ
DQc7
DQc8
NC
VCC
NC
GND
DQd1
DQd2
VCCQ
GND
DQd3
DQd4
DQd5
DQd6
GND
VCCQ
DQd7
DQd8
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
模式
A5
A4
A3
A2
A1
A0
NC
NC
GND
VCC
NC
A17
A10
A11
A12
A13
A14
A15
A16
NC
DQb8
DQb7
VCCQ
GND
DQb6
DQb5
DQb4
DQb3
GND
VCCQ
DQb2
DQb1
GND
NC
VCC
ZZ
DQa8
DQa7
VCCQ
GND
DQa6
DQa5
DQa4
DQa3
GND
VCCQ
DQa2
DQa1
NC
256K ×32
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
同步字节写使能
同步字节写使能
ZZ
GND
Q
GW
OE
DQA - DQD
模式
V
CC
GND
V
CCQ
全球同步的写使能
OUTPUT ENABLE
同步数据的输入/输出
突发序列模式选择
+ 3.3V电源
隔离输出缓冲器供应:
+ 3.3V或2.5V
贪睡启用
隔离输出缓冲地
CE,
CE2,
CE2
同步芯片使能
A2-A17
CLK
ADSP
ADSC
ADV
BWA - BWD
BWE
4
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IS61SPD25632T / D IS61LPD25632T / D
IS61SPD25636T / D IS61LPD25636T / D
IS61SPD51218T / D IS61LPD51218T / D
引脚配置
119引脚PBGA (顶视图)
1
A
VCCQ
B
NC
C
NC
D
DQc1
E
DQc2
F
VCCQ
G
DQc5
H
DQc7
J
VCCQ
K
DQd1
L
DQd4
M
VCCQ
N
DQd6
P
DQd8
R
NC
T
NC
U
VCCQ
NC
NC
NC
NC
NC
VCCQ
NC
A10
A11
A14
NC
ZZ
A5
模式
VCC
NC
A13
NC
DQPd
GND
A0
GND
DQPa
DQa1
DQd7
GND
A1
GND
DQa3
DQa2
DQd5
GND
DQd3
DQd2
GND
BWD
CLK
NC
BWE
GND
BWA
GND
DQa7
DQa5
DQa4
DQa8
DQa6
VCCQ
VCC
NC
VCC
NC
VCC
VCCQ
DQc8
GND
DQc6
DQc4
GND
BWC
DQc3
GND
DQPc
GND
NC
CE
OE
ADV
GW
GND
GND
GND
BWB
GND
DQPb
DQb6
DQb5
DQb4
DQb2
DQb8
DQb7
VCCQ
DQb3
DQb1
A7
A2
VCC
A12
A15
NC
CE2
A3
A6
A4
2
3
4
5
6
7
ISSI
100引脚TQFP (D版)
A6
A7
CE
CE2
BWD
BWC
BWB
BWA
A17
VCC
GND
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A8
A9
®
ADSP
ADSC
A8
A9
A16
A17
VCCQ
NC
DQPc
DQc1
DQc2
VCCQ
GND
DQc3
DQc4
DQc5
DQc6
GND
VCCQ
DQc7
DQc8
NC
VCC
NC
GND
DQd1
DQd2
VCCQ
GND
DQd3
DQd4
DQd5
DQd6
GND
VCCQ
DQd7
DQd8
DQPd
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
模式
A5
A4
A3
A2
A1
A0
NC
NC
GND
VCC
NC
NC
A10
A11
A12
A13
A14
A15
A16
DQPb
DQb8
DQb7
VCCQ
GND
DQb6
DQb5
DQb4
DQb3
GND
VCCQ
DQb2
DQb1
GND
NC
VCC
ZZ
DQa8
DQa7
VCCQ
GND
DQa6
DQa5
DQa4
DQa3
GND
VCCQ
DQa2
DQa1
DQPa
256K ×36
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
单个字节写使能
同步字节写使能
GW
CE,
CE2
OE
DQA - DQD
模式
V
CC
GND
V
CCQ
ZZ
DQPa - DQPd
全球同步的写使能
同步芯片使能
OUTPUT ENABLE
同步数据的输入/输出
突发序列模式选择
+ 3.3V电源
隔离输出缓冲器供应:
+ 3.3V或2.5V
贪睡启用
奇偶校验数据的I / O
A2-A17
CLK
ADSP
ADSC
ADV
BWA - BWD
BWE
集成的芯片解决方案,公司 - 1-800-379-4774
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相关元器件产品Datasheet PDF文档

IS61LPD51218A

256K x 36, 512K x 18 9 Mb SYNCHRONOUS PIPELINED, DOUBLE CYCLE DESELECT STATIC RAM
暂无信息
23 ISSI

IS61LPD51218A-200B2

256K x 36, 512K x 18 9 Mb SYNCHRONOUS PIPELINED, DOUBLE CYCLE DESELECT STATIC RAM
15 ISSI

IS61LPD51218A-200B2I

256K x 36, 512K x 18 9 Mb SYNCHRONOUS PIPELINED, DOUBLE CYCLE DESELECT STATIC RAM
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IS61LPD51218A-200B3

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IS61LPD51218A-200B3I

256K x 36, 512K x 18 9 Mb SYNCHRONOUS PIPELINED, DOUBLE CYCLE DESELECT STATIC RAM
18 ISSI

IS61LPD51218A-200TQ

256K x 36, 512K x 18 9 Mb SYNCHRONOUS PIPELINED, DOUBLE CYCLE DESELECT STATIC RAM
20 ISSI
    IS61LPD25636T/D
    应用领域和描述

    256K x 32, 256K x 36, 512K x 18 SYNCHRONOUS PIPELINE, DOUBLE-CYCLE DESELECT STATIC RAM
    256K ×32 , 256K ×36 , 512K ×18的同步管道,双循环DESELECT静态RAM

    总22页 (155K) INTEGRATED SILICON SOLUTION, INC
    INTEGRATED SILICON SOLUTION, INC
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