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IS61NLF25672/IS61NVF25672
IS61NLF51236/IS61NVF51236
IS61NLF102418/IS61NVF102418
256K X 72 , 512K ×36和1M ×18
18MB ,流过“不等待”
态总线SRAM
特点
•总线利用率100 %的
•无之间的读写等待周期
•内部自定时写周期
•单个字节写入控制
•单读/写控制引脚
•时钟控制,注册地址,
数据和控制
•交错或线性突发序列控制使用
MODE INPUT
•三个芯片使简单的深度扩张
和地址流水线
·掉电模式
•常见的数据输入和数据输出
CKE
引脚使能时钟和暂停操作
• JEDEC 100引脚TQFP , 165引脚PBGA和209-
球( X72 ) PBGA封装
- 电源:
NVF : V
DD
2.5V (± 5%), V
DDQ
2.5V (± 5%)
NLF : V
DD
3.3V (± 5%), V
DDQ
3.3V/2.5V (± 5%)
• JTAG边界扫描的PBGA封装
•工业应用温度
•无铅可
ISSI
2005年8月
®
描述
18梅格“ NLF / NVF ”产品系列功能的高速,
低功耗的同步静态RAM设计提供
一个破裂的,高性能的, “不等待”状态,设备
网络和通信应用。他们是
72位, 512K字组织为256K字
由36位和100万字18位,与制作
ISSI
's
先进的CMOS技术。
结合了“不等待”状态的功能,等待周期
淘汰时读取总线开关来写,或者
写阅读。该器件集成了一个2位的突发计数器,
高速SRAM的核心,和高驱动能力输出
在一个单片电路。
所有同步输入通过寄存器控制
由一个正边沿触发的单时钟输入。操作
可以暂停所有的同步输入忽视
当时钟使能,
CKE
为HIGH 。在这种状态下,内部
器件将保持其先前的值。
所有的读,写和取消的周期由发起
ADV输入。当ADV是HIGH内部爆裂
计数器递增。新的外部地址可以是
加载时ADV低。
写周期是内部自定时的,由发起
并且当所述时钟输入的上升沿
WE
是低的。
单独的字节使能允许写入单个字节。
突发模式引脚( MODE )定义了一阵的顺序
序列。当为高电平时,交错突发序列
被选中。当连接到低电平,线性突发序列是
选择。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
频率
6.5
6.5
7.5
133
7.5
7.5
8.5
117
单位
ns
ns
兆赫
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版本B
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1
IS61NLF25672/IS61NVF25672
IS61NLF51236/IS61NVF51236
IS61NLF102418/IS61NVF102418
框图
ISSI
®
X 72 : A [ 0:17 ]或
×36 : A [ 0:18 ]或
×18 : A [ 0:19 ]
地址
注册
A2 - A17和A2- A18和A2- A19
256Kx72 ; 512Kx36 ;
1024Kx18
存储阵列
模式
A0-A1
BURST
地址
计数器
A'0-A'1
K
数据在
注册
CLK
CKE
CE
CE2
CE2
ADV
WE
BW =
X
OE
ZZ
控制
逻辑
K
地址
注册
地址
注册
K
数据在
注册
}
控制
注册
控制
逻辑
K
(Ⅹ =一小时, a至d ,或一,二)
卜FF器
72 , 36或18的
DQX / DQPx
2
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ISSI
®
底部视图
165球13毫米× 15毫米BGA
底部视图
209球,有14毫米× 22毫米BGA
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3
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引脚配置 - 256K X 72 , 209引脚PBGA ( TOP VIEW )
1
2
3
4
5
6
7
8
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
DQG
DQG
DQG
DQG
DQPG
DQC
DQC
DQC
DQC
NC
DQH
DQH
DQH
DQH
DQPd
DQD
DQD
DQD
DQD
DQG
DQG
DQG
DQG
DQPc
DQC
DQC
DQC
DQC
NC
DQH
DQH
DQH
DQH
DQPH
DQD
DQD
DQD
DQD
A
BWC
BWH
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
CLK
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TMS
CE2
BWG
BWD
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDI
A
NC
NC
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
A
A
ADV
WE
CE
OE
V
DD
NC
NC
NC
NC
CKE
NC
NC
NC
ZZ
V
DD
模式
A
A1
A0
A
A
NC
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
A
A
CE2
BWB
BWE
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDO
ISSI
9
A
世界羽联
BWA
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TCK
10
DQB
DQB
DQB
DQB
DQPF
DQF
DQF
DQF
DQF
NC
DQA
DQA
DQA
DQA
DQPa
DQE
DQE
DQE
DQE
11
DQB
DQB
DQB
DQB
DQPb
DQF
DQF
DQF
DQF
NC
DQA
DQA
DQA
DQA
DQPE
DQE
DQE
DQE
DQE
®
11× 19球BGA- 14× 22毫米
2
身体1毫米球间距
引脚说明
符号
A
A0, A1
引脚名称
同步地址输入
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步突发地址进展
同步字节写使能
同步时钟
时钟使能
同步数据的输入/输出
奇偶校验数据的I / O
V
SS
模式
OE
TCK , TDI
TDO , TMS
V
DD
V
DDQ
WE
ZZ
突发顺序选择
OUTPUT ENABLE
JTAG管脚
3.3V / 2.5V电源
隔离输出缓冲器供应:
3.3V/2.5V
写使能
贪睡启用
ADV
BWA - BWH
CLK
CKE
DQX
DQPx
4
CE, CE2 ,
CE2同步芯片使能
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版本B
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IS61NLF25672/IS61NVF25672
IS61NLF51236/IS61NVF51236
IS61NLF102418/IS61NVF102418
引脚配置 - 512K
X
36 , 165引脚PBGA ( TOP VIEW )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
DQPc
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
DQPd
NC
模式
2
A
A
NC
DQC
DQC
DQC
DQC
VDD
DQD
DQD
DQD
DQD
NC
NC
NC
3
CE
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BWC
BWD
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
5
BWB
BWA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE2
CLK
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
A1*
A0*
7
CKE
WE
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
8
ADV
OE
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
9
A
A
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
ISSI
10
A
A
NC
DQB
DQB
DQB
DQB
NC
DQA
DQA
DQA
DQA
NC
A
A
11
NC
NC
DQPb
DQB
DQB
DQB
DQB
ZZ
DQA
DQA
DQA
DQA
DQPa
NC
A
®
注意:
A0和A1是地址字段的两个最低显著位( LSB),并设置内部突发计数器,如果脉冲串是期望的。
引脚说明
符号
A
A0, A1
ADV
WE
CLK
CKE
CE
CE2
CE2
BWX
( X = A -d)中
引脚名称
地址输入
同步突发地址输入
同步突发地址前进/
负载
同步读/写控制
输入
同步时钟
时钟使能
同步芯片选择
同步芯片选择
同步芯片选择
同步字节写输入
V
SS
符号
OE
ZZ
模式
TCK , TDI
TDO , TMS
V
DD
NC
DQX
DQPx
V
DDQ
引脚名称
OUTPUT ENABLE
功耗的睡眠模式
突发顺序选择
JTAG管脚
3.3V / 2.5V电源
无连接
数据输入/输出
奇偶校验数据的I / O
隔离输出电源
3.3V/2.5V
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版本B
08/26/05
5
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