93AA56A / B / C ， 93LC56A / B / C ， 93C56A / B / C

3.0

引脚说明

引脚说明

SOIC / PDIP /

MSOP / TSSOP

1

2

3

4

5

6

7

8

SOT-23

5

4

3

1

2

不适用

不适用

6

ROTATED SOIC

3

4

5

6

7

8

1

2

芯片选择

串行时钟

DATA IN

数据输出

地

组织/ 93XX56C

无内部连接/ 93XX56A / B

无内部连接

电源

功能

表3-1：

名字

CS

CLK

DI

DO

V

SS

ORG / NC

NC

V

CC

3.1

片选（ CS ）

高水平的选择装置;低电平释放

该器件使它进入待机模式。然而，一

编程周期已经在进行将

完成后，不管片选（ CS ）输入

信号。如果CS在一个程序循环带来的低，

设备将尽快进入待机模式的

编程周期完成。

CS必须为低电平250 ns最小（T

CSL

）之间

连续的指令。当CS为低时，内部

控制逻辑在复位状态保持。

一个指令前的数据位被执行。 CLK和DI

然后变得不关心输入等待新的启动

要被检测的条件。

3.3

数据输入（ DI）的

数据输入（ DI ）用于时钟起始位，操作码，

地址和数据同步的CLK输入。

3.4

数据输出（ DO ）

3.2

串行时钟（CLK ）

数据输出（DO ）是用于在读模式，以输出数据

同步的CLK输入（T

PD

该位置后，

CLK的边缘略去） 。

该引脚还提供READY / BUSY状态信息

在擦除和写入周期化。 READY / BUSY

状态信息可在DO引脚，当CS为

是低最低的片选后所带来的高

低的时间（T

CSL

）和一个擦除或写入操作

已经启动。

状态信号不可用的呢，如果CS保持

低在整个擦除或写入周期。在这

情况下， DO处于高阻态。如果状态检查

擦/写周期之后，数据线就高

以表明该设备已准备就绪。

注意：

发送一个起始位，再把CS为低电平

将清除从READY / BUSY状态

DO 。

串行时钟用于同步的通信

一个主设备和93XX系列的阳离子

装置。操作码，地址和数据位在时钟

在CLK的上升沿。数据位也主频

列于CLK的上升沿。

CLK可以在任何位置中的发送停止

序列（高或低电平） ，并且可以持续

随时随地相对于时钟高电平时间（T

长实

）和

时钟低电平时间（T

CKL

） 。这使得控制主

自由地准备操作码，地址和数据。

CLK是一个“不关心” ，如果CS为低电平（释放器件） 。

如果CS为高，但启动条件一直没有

检测（DI = 0），任何数量的时钟周期可以是

接收的设备，而无需改变其状态（即，

等待一个启动条件） 。

的过程中，不需要考虑CLK周期自定时

WRITE （即，自动擦/写）周期。

在检测到启动后调理指定

时钟周期（分别为低到高跃迁的数目

必须提供CLK的系统蒸发散） 。这些时钟周期是

在所有需要的操作码，地址必须与时钟

3.5

组织（ ORG ）

当ORG引脚连接到V

CC

或逻辑高电平时，

（ X16 ）内存组织被选中。当ORG

引脚连接到V

SS

或逻辑低电平时， （ X8 ）内存

组织被选中。对于正确的操作， ORG

必须连接到一个有效的逻辑电平。

93XX56A设备始终X8组织

93XX56B设备始终x16组织。



2003 Microchip的技术公司

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