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A3PN015Z1VQ100I 纳米的ProASIC3快闪FPGA (ProASIC3 nano Flash FPGAs)
.型号:   A3PN015Z1VQ100I
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描述: 纳米的ProASIC3快闪FPGA
ProASIC3 nano Flash FPGAs
文件大小 :   6102 K    
页数 : 114 页
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品牌   MICROSEMI [ MICROSEMI CORPORATION ]
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纳米的ProASIC3器件概述
SRAM和FIFO
的ProASIC3 nano器件(除A3PN030和更小的设备)具有嵌入式SRAM块沿
其南北两侧。各可变宽高比的SRAM块是4608位大小。可用的
内存配置为256 × 18 , 512 × 9 , 1K × 4 , 2K × 2 ,和4K × 1位。各个块都有
独立的读写,可以用不同位宽的每个端口上配置端口。为
例如,数据可通过一个4位的端口被发送和读取作为一个单一的比特流。嵌入式SRAM
块可以通过使用UJTAG宏设备的JTAG端口( ROM仿真模式)进行初始化
(在A3PN030和更小的设备除外)。
此外,每一个SRAM的块具有一个嵌入的FIFO控制单元。所述控制单元允许的SRAM
框被配置为同步FIFO ,而无需使用附加的核心VersaTiles 。 FIFO的宽度
和深度是可编程的。该FIFO还具有可编程几乎空( AEMPTY )和
几乎满( AFULL )标志,除了正常的空和满的标志。嵌入式FIFO控制
单元包含必要的用于产生读出和写入地址指针中的计数器。该
嵌入式SRAM / FIFO模块可以通过级联创建更大的配置。
PLL和CCC
使用这两种I / O插槽,四个I / O组架构更高密度的ProASIC3 nano器件
为设计者提供了非常灵活的时钟调节功能。 A3PN060 , A3PN125和
A3PN250含有上述六种核心承诺。其中CCC (中心西侧)的锁相环(PLL) 。该A3PN030和更小的设备
在他们的架构使用不同的核心承诺。这些CCC- GLS包含一个全球的MUX ,但没有任何
锁相环或可编程延迟。
对于使用6 CCC块结构的设备,这六个CCC块位于四个角
而东西两侧的中心。
所有六个CCC块是可用的;四个角幼儿中心和东CCC允许简单的时钟延迟
操作以及时钟脊柱访问。六个CCC块的输入是从访问
FPGA内核或专用连接到CCC块,分别位于附近的CCC认证。
CCC认证模块具有以下主要特点:
宽广的输入频率范围(F
IN_CCC
) = 1.5 MHz到350 MHz的
输出频率范围(F
OUT_CCC
) = 0.75 MHz到350 MHz的
通过可编程和固定延迟时钟延迟调整从-7.56 ns至11.12纳秒
时钟偏移最小化2个可编程延时类型
时钟频率合成( PLL用于只)
内相移为0 °,90° , 180°和270°。输出相移取决于输出分频器
配置( PLL只) 。
输出占空比= 50% ±1.5%或更好(对于PLL只)
低输出抖动:最坏的情况下< 2.5 % ×时钟周期的峰 - 峰值周期抖动单一的全球时
网络使用( PLL专用)
最大采集时间为300微秒(为PLL专用)
5 mW的低功耗
卓越的耐输入周期抖动容许输入抖动是高达1.5纳秒(锁相环只)
四个阶段的精准; 40 PS ×相邻阶段之间的最大偏差( 350兆赫/
f
OUT_CCC
)(锁相环只)
其他CCC规格:
全局时钟
的ProASIC3 nano器件有多个时钟域的广泛支持。除了CCC
与上述PLL支持,有一个全面的全局时钟分配网络。
每一个通用的输入和输出端口可以访问九VersaNets : 6片(主)和三个象限
全球网络。该VersaNets可由CCC或直接驱动通过从核心访问
多路复用器(多路复用器) 。该VersaNets可用于分发低偏移时钟信号或快速
发行高扇出网。
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