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VP16256
可编程FIR滤波器
超前信息
取代1997年8月版, DS4548 - 3.2
DS4548 - 1998年4.0月
该VP16256包含16乘法器 - 累加器,这
可实现多循环,从数字滤波16到128级提供。
输入数据和系数都是由16位二进制表示
补码与系数的内部转换为12位
其结果被累加到32位。
在16阶模式中以系统时钟速率的设备样本数据
高达40MHz的。如果一个较低的采样率是可接受的,然后该数
的阶段,可以在两个功率提高到最多128个。
每个时间段的数量加倍时,采样时钟速率
必须减半相对于系统时钟。 128级的
因此,采样时钟是系统时钟的1/8。
在所有的速度模式的设备可以级联,以提供过滤器
任意长度,只限于由累加器溢出的可能性。该
32位结果级联器件之间传递,没有任何
中间标度和精度后续损失。
该装置可以被配置为一个长滤波器或两个
单独的过滤器,在每个抽头数的一半。这两个网络
可以具有独立的输入和输出。
单个和级联器件可在decimate-操作
通过- 2模式。输出速率是那么一半的输入速率,但两倍
级的数目是可能的,在给定的采样速率。一个单一的设备
具有40MHz的时钟将然后,例如,提供一个128级低
低通滤波器,具有10MHz的输入速度和5MHz的产出率。
系数被存储在内部,并可以从上下装
主机系统或一个EPROM 。后者不需要附加
支撑,并且被用在独立的应用程序。全套
系数,然后自动在电源装上,或者在该请求
该系统。单个EPROM的可用于提供系数
多达16个设备。
EPROM
地址数据
变化
COEFF
POWER- ON
RESET
水库
销1
PIN 1 IDENT
208
GH208
销标识图(顶视图)
见表1引脚说明和表2引脚排列
输入
数据
VP
16256
EPROM
SCLK
GND
产量
数据
图。 1双过滤器的应用
EPROM
地址数据
变化
COEFF
POWER- ON
RESET
水库
系数
特点
s
十六互委会在单一设备
s
基本模式是在高达40MHz的16抽头滤波器
样品价格
s
可编程放弃128水龙头
采样速率成比例降低到5MHz
s
16位数据和32位累加器
s
可配置为一个长过滤器或两个半
长过滤器
s
抽取一比二选项将增加一倍的过滤器
s
从主机系统或本地提供的系数
EPROM
s
208引脚塑料PowerQuad PQ2套餐
应用
s
高性能商用数字滤波器
s
矩阵乘法
s
相关
s
高性能自适应滤波
VP
16256
类似物
输入
ADC
EPROM
CLKOP
SCLK
GND
产量
数据
订购信息
VP16256-27/CG/GH1N
27MHz的,商业
PowerQuad PQ2包( GH208 )
VP16256-40/CG/GH1N
为40MHz ,商业
PowerQuad PQ2包( GH208 )
塑料
塑料
图。 2典型系统中的应用
VP16256
信号
DA15 : 0
DB15 : 0
X31:0
16位数据输入总线网络A.
描述
延迟的数据输出总线在单一过滤模式。连接到下一个设备的数据输入总线在一个
级联链。输入到网络B中的双过滤模式。
在单过滤模式扩展输入总线。连接在级联链中前一个滤波器的输出。
输入未用在一个单一的设备系统中或在级联链中的终端设备上。该
X总线提供了从网络B两个双模式的输出。
在单个过滤器模式下,该总线包含的主要设备输出。在双模式下,拥有网络A的输出
滤波器使能。所述第一高存在于一个SCLK上升沿限定所述第一数据样本。控制
注册和之前FEN启用系数存储器必须配置。该信号必须保持活跃
而有效的数据被接收,并且必须是低的,如果FRUN高。
延迟滤波器使能。这个输出被连接到所述过滤器使能的下一个设备的输入以级联
链向终端设备,并与多个独立的EPROM加载的移动时,
配置。它用于协调各装置内的控制逻辑。
选择上部或下部的系数行交换的集合。低选择较低的银行,高
上层堤。
在EPROM中的负载模式下,当高该信号允许连续过滤操作来发生,而不需要
最初的FEN边缘。如果该设备不是单一的,界面或主设备,然后该引脚必须低。
就在SCLK上升沿该信号低将清除所有内部累加器。 DCLR只需要保持
低为一个周期,信号的BUSY将指示当内部结算就完成了。经过一个明确的
使用的FEN设备必须重新同步到数据流中。建议在FEN被拉低
同时为清楚。 FEN然后可以采取高来同步数据流一旦忙了
返回低电平。
16位的系数输入总线。在操作的字节模式下, C15 : 8有其他用途,如在解释
文本。
系数地址总线。在EPROM模式A7 :0是一个EPROM地址输出。在远程主机
模式,他们是从主机输入。 A7的不使用时,系数被加载为16位字。
该引脚是在操作上类似于A 7: 0 ,并且提供一个更高阶地址位。当低系数
正在加载,当高控制寄存器加载。
在遥控模式下,该引脚为输入时,它使低负荷运行。在EPROM模式
这是一个输出,它提供了写使能为其他从站设备。
该引脚总是输入并且还必须是低的内部写操作发生。
当该引脚接低电平,系数加载两个8位字节。当该引脚为高电平它们加载
作为16位的字。在EPROM模式下,该引脚被忽略。
当该引脚接低电平系数加载从外部EPROM字节。该器件的输出
关于A7地址: 0 。当该引脚为高电平系数必须从远程主站下载。他们可以再
单独地传送,而不是作为一个完整的集合。
主系统时钟;所有的操作都​​同步于该时钟。时钟速率必须是1,2,
4 ,或8倍所需的数据取样速率。所用的系数取决于所需的滤波器长度。
这个输出中,当用来使SCLK,可以提供一个数据采样时钟。它具有分割的效果
由1,2, 4或8根据所选择的滤波器模式,则SCLK速率。
三态使能为F总线。当高输出将是高阻抗。 OEN被注册到
设备,因此不会生效,直到第一个SCLK上升沿
有关此信号的高表示该设备正在完成内部操作,尚未能接受
新的数据。在自动EPROM装载信号时,复位和累加器清零。
当该引脚为低电平时,控制逻辑和累加器复位。在EPROM模式下,将启动一个负载
序列时变高。
F31:0
FEN
DFEN
SWAP
FRUN
DCLR
C15:0
A7:0
CCS
CS
字节
EPROM
SCLK
CLKOP
OEN
水库
笔记
1.未使用的总线(如X31 :0时,该设备被配置成在单个或终止模式)可以被设置为任何值。然而,他们应该是
保持在一个有效的逻辑电平,以避免增加功率消耗。
2.为了确保正确的输入电压阈值保持所有的V
DD
和GND引脚都必须连接到适当的电源层和接地层。
表1引脚说明
2
VP16256
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
信号
V
DD
F0
F1
GND
F2
F3
V
DD
F4
F5
GND
F6
F7
V
DD
F8
GND
F9
F10
V
DD
F11
F12
GND
F13
F14
F15
V
DD
F16
F17
GND
F18
F19
V
DD
F20
F21
F22
F23
V
DD
F24
F25
GND
F26
V
DD
F27
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
信号
F28
F29
GND
F30
F31
V
DD
FEN
DFEN
DCLR
GND
SWAP
GND
OEN
CLKOP
V
DD
DA0
V
DD
DA1
GND
DA2
V
DD
DA3
DA4
V
DD
DA5
GND
DA6
DA7
DA8
DA9
V
DD
DA10
GND
DA11
DA12
DA13
DA14
V
DD
DA15
GND
C0
C1
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
信号
GND
C2
V
DD
C3
C4
C5
C6
V
DD
C7
GND
C8
C9
C10
GND
C11
C12
C13
V
DD
C14
V
DD
C15
GND
GND
CCS
CS
V
DD
水库
GND
SCLK
GND
V
DD
字节
EPROM
A0
V
DD
A1
GND
A2
A3
A4
V
DD
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
信号
A5
A6
GND
A7
DB0
V
DD
DB1
GND
DB2
DB3
DB4
V
DD
DB5
GND
DB6
DB7
V
DD
DB8
V
DD
DB9
DB10
GND
DB11
DB12
V
DD
DB13
DB14
GND
DB15
V
DD
GND
X0
V
DD
X1
GND
X2
V
DD
X3
X4
X5
X6
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
信号
GND
X7
X8
V
DD
X9
GND
X10
X11
X12
V
DD
X13
X14
GND
X15
X16
X17
V
DD
X18
GND
X19
X20
X21
V
DD
X22
GND
X23
X24
X25
X26
GND
X27
V
DD
X28
X29
X30
GND
X31
V
DD
FRUN
GND
表2 VP16256引出线( 208引脚PQFP电源 - GH208 )
3
VP16256
DA15 : 0
F31:0
OEN
SCLK
FRUN
SWAP
A7:0
C15:0
CCS
CS
字节
EPROM
FEN
DFEN
DCLR
水库
A
系数
存储
控制
模式
MUX
B
单身
模式
CLKOP
DB15 : 0
X31:0
图。 3框图
操作概述
该VP16256是一个应用程序特定的FIR滤波器,用于在使用中
高性能的数字信号处理系统。采样
率可高达40MHz 。该装置提供了过滤器
功能没有任何软件开发,并且选项
只是通过加载控制寄存器选择。该装置
可以被用户配置为一个单一的过滤器,或作为两种
单独的过滤器。后者可以提供两个独立的过滤器
为IQ的拆分,或之后的同相和正交信道
可以提供在级联两个滤波器更大的阻带
排斥反应。
该器件的系统时钟,速率高达
40MHz的。这个时钟必须是1 ,2,4 ,或所要求的8倍
采样频率时,具有较高的繁殖率
在较低的费用制造更长滤波器网络
采样率。设备可以级联到
产生较长的滤波器长度。这是可以实现
而不需要任何附加的外部数据的延迟,并且所有
单个设备的选择仍然可用。
连续输入被接受,并连续结果
内部流水线延迟之后产生的。连接可以是
直接向一个A -D转换器。过滤操作可以是
同步到过滤器使能信号( FEN ),其阳性
边沿标志着第一个数据样本。内部乘法器
累加器阵列可以清除一个专用的输入。这
如果在正常得到错误的结果是必需的
数据'通过冲洗“是不允许在系统中。
系数可从使用一台主机系统被装载
常规外设接口和独立的数据总线。
可选地,它们可以被加载为从一个字节一组完整
广EPROM 。该装置产生的地址为EPROM的
和BUSY输出指示转移正在发生。向上
至16的设备可以从一个已提供的它们的系数
单EPROM 。这些设备不必是一部分
相同的滤波器网络。
各图中所示的滤波器网络。 3包含八个
收缩压乘数累加器阶段;有四个例子
阶段示于图。 4,输入数据流通过延迟
线的,并呈现为乘法与所需
系数。这被添加到从该任一的最后结果
累加器或从以前的储液器的结果。该
筛选结果沿加法器的数据采样速率前进。
如果采样率等于SCLK被一分为四,例如
于是累积的结果传递到下一阶段
每四个周期。所描述的结构是高效
当用来计算连续输入筛选结果
数据。
一个全面的数字滤波器设计程序可
对于PC兼容机。这将优化过滤器
系数抽头所需的过滤器的类型和编号
可在VP16256内的所选采样率
装置。一个EPROM文件中可以自动生成
摩托罗拉S记录格式。
4
VP16256
数据
OUT
数据
延迟线
数据
延迟线
数据
延迟线
数据
延迟线
数据
IN
COEFF
内存
积累
扩张
IN
COEFF
内存
COEFF
内存
COEFF
内存
结果
OUT
加法器
加法器
加法器
加法器
Z
2
1
Z
2
1
Z
2
1
Z
2
1
图。 4滤波器网络图
单过滤选项
当作为一个单一的过滤器操作所述设备接受数据上
在16位的DA总线在选定的采样速率,参见图图5和6 。
结果列32 F位总线上,其可以是
三态使用OEN输入。信号OEN被注册到
设备,因此不会生效,直到第一个SCLK
上升沿。设备可以级联这使得滤波器
比可用的更多的抽头,从一个单一的设备。为了完成
这两个另外的总线使用。在DB总线呈现
输入数据传送到下一个器件中级联后的适当
延迟,同时,部分结果被接受的
X总线。
单过滤模式通过设置控制寄存器位
15到1 。所需要的滤波器长度,然后使用选择的
控制寄存器的位14和13总结在表3中
选项定义的次数,每个乘法器累加器
每个采样时钟周期被使用。这可以是一次,两次,四
次,或8倍。
除了正常/毁灭位( CR12 )使得过滤器
长度在任何采样率加倍。这是可能的,当
的滤波器系数被选择为产生的低通滤波器,
由于滤波的输出然后将不含有更高
频率成分中存在的输入。奈奎斯特
准则,规定的采样速率必须至少
加倍的最高频率分量,仍可然后是
满意即使抽样速率已经减半。
CR
14 13 12
0
0
0
0
1
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
输入
SCLK
SCLK
SCLK/2
SCLK/2
SCLK/4
SCLK/4
SCLK/8
产量
SCLK
SCLK/2
SCLK/2
SCLK/4
SCLK/4
SCLK/8
SCLK/8
滤波器
16丝锥
32个抽头
32个抽头
64水龙头
64水龙头
128龙头
128龙头
格局
潜伏期
16
17
16
18
20
24
24
系统时钟延迟为一个单一的设备中示出
表3中。这被定义为从一个特定的数据的延迟
样品是可用的输入引脚的第一个结果
包括输入上出现的输出管脚。它不
包括收集的N个采样所需要的延迟,对于一个N抽头滤波器,
一个数学上正确的结果,得到前。
DA15 : 0
F31:0
OEN
A
模式
MUX
B
单身
模式
DB15 : 0
X31:0
表3单过滤选项
图。 5单过滤总线利用率
5
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暂无信息
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Programmable FIR FIlter
暂无信息
12 ZARLINK

VP16256-40/CG/GH1R

Digital Filter, PQFP208
0 ZARLINK

VP16256-40CG

Programmable FIR Filter
暂无信息
34 MITEL

VP16256-40CGGH1N

Programmable FIR Filter
20 MITEL