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VKP60MS05A/H  VKP60LT512-6  L9324  L9307  L9335  VKP60MS28B  VL68C45S-36CC  VKP60LT515/H  VL53C80-PC  VKP60MS03A  
V54C3128404VT 的128Mbit SDRAM 3.3伏, TSOP II / SOC封装8M ×16 , 16M ×8 , 32M ×4 (128Mbit SDRAM 3.3 VOLT, TSOP II / SOC PACKAGE 8M X 16, 16M X 8, 32M X 4)
.型号:   V54C3128404VT
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描述: 的128Mbit SDRAM 3.3伏, TSOP II / SOC封装8M ×16 , 16M ×8 , 32M ×4
128Mbit SDRAM 3.3 VOLT, TSOP II / SOC PACKAGE 8M X 16, 16M X 8, 32M X 4
文件大小 :   681 K    
页数 : 49 页
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品牌   MOSEL [ MOSEL VITELIC, CORP ]
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100%
V54C3128(16/80/40)4V(T/S)
的128Mbit SDRAM
3.3伏, TSOP II / SOC封装
8M ×16 , 16M ×8 , 32M ×4
初步
CILETIV LESO M
6
系统频率(F
CK
)
时钟周期时间(T
CK3
)
时钟存取时间(t
AC3
) CAS延时= 3
时钟存取时间(t
AC2
) CAS延时= 2
166兆赫
6纳秒
5.4纳秒
5.4纳秒
7PC
143兆赫
7纳秒
5.4纳秒
5.4纳秒
7
143兆赫
7纳秒
5.4纳秒
6纳秒
8PC
125兆赫
8纳秒
6纳秒
6纳秒
特点
4银行X的2Mbit ×16组织
4银行X的4Mbit ×8的组织
4银行X的8Mbit ×4组织
高速数据传输速率高达166 MHz的
全同步动态RAM ,所有的信号
参考时钟的上升沿
单脉冲RAS接口
数据掩码为读/写控制
由BA0 & BA1控制四家银行
可编程CAS延时: 2,3
可编程的缠绕顺序:顺序​​或
交错
可编程突发长度:
1,2, 4,8为顺序类型
1,2, 4,8为交错型
多个突发读取与单写操作
自动和控制预充电命令
随机列地址每CLK ( 1 -N规则)
掉电模式
自动刷新和自刷新
刷新间隔: 4096次/ 64毫秒
可在60球BGA SOC和54引脚
TSOPII
LVTTL接口
+ 3.3V单
±0.3
V电源
描述
该V54C3128 ( 16/80/40 ) 4V (T / S )是一个4银行
同步DRAM组织成4组X的2Mbit
×16 , 4银行X的4Mbit ×8或4银行X的8Mbit ×4 。
该V54C3128 ( 16/80/40 ) 4V (T / S)实现了高
高速数据传输速率高达166 MHz的由就业
荷兰国际集团在芯片架构,多个预取位
然后将输出数据传送到系统同步
时钟
所有的控制,地址,数据输入和输出的
电路用的正边缘同步
外部提供的时钟。
操作四个存储体中跨
时尚阔叶允许随机访问操作
发生在更高的速率比用标准
DRAM的。最多的连续和无缝数据速率
166 MHz的可能取决于突发长度,
CAS延迟和设备的速度等级。
设备使用图
操作
温度
范围
0 ° C至70℃
包装外形
T / S
访问时间(纳秒)
6
动力
8PC
7PC
7
标准。
L
温度
标志
空白
2002年V54C3128 ( 16/80/40 ) 4V (T / S)版本1.2月
1
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