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MPC9230 800 MHz的低电压PECL时钟合成器 (800 MHz Low Voltage PECL Clock Synthesizer)
.型号:   MPC9230
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描述: 800 MHz的低电压PECL时钟合成器
800 MHz Low Voltage PECL Clock Synthesizer
文件大小 :   296 K    
页数 : 16 页
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品牌   MOTOROLA [ MOTOROLA, INC ]
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PDF原版 中文翻译版  
100%
MPC9230
飞思卡尔半导体公司
使用测试和诊断输出测试
测试输出的几个之一,提供可见性
内部节点作为通过T确定的[2:0 ]中的串行比特
配置流。它不是通过平行配置的
界面。虽然它是可以选择的节点
代表F
OUT
时, LVPECL兼容测试输出不
能够切换速度不够快的更高的输出频率和
应只用于测试和诊断。在T2 , T1和T0
控制位被预先设定为“000”时P_LOAD为低,使得
LVPECL兼容˚F
OUT
输出的无抖动的可能。
在测试输出引脚的任何积极的信号,将有利于
影响的PECL输出对的抖动。在正常
操作,抖动规范,如果测试才能保证
输出是静态的。串行配置端口可用于
选择的可选功能是该引脚之一。大部分的
可在测试输出端子的信号是只针对有用
在MPC9230自身的性能验证。然而,
PLL旁路模式可能会感兴趣的板级
功能性调试。当T [2:0 ]被设定为110的MPC9230是
置于PLL旁路模式。在这种模式下, S_CLOCK输入
被直接送入M和N分频器。 N分频器驱动
F
OUT
差分对和所述M计数器驱动测试输出
引脚。在这种模式下, S_CLOCK输入可用于低
高速板级功能测试或调试。绕过PLL
和驾驶˚F
OUT
直接给出了测试的用户更多控制
时钟通过时钟树发送。
表12
显示
该PLL旁路模式的功能设置。因为
S_CLOCK是CMOS电平的输入频率被限制为200
兆赫。这意味着最快在F
OUT
引脚可通过进行切换
该S_CLOCK为50兆赫作为后PLL的分频比
分频器4(如果N = 1)。注意,在M个计数器输出
测试输出将不会是一个占空比为50% 。
表12.测试和调试配置测试
T[2:0]
T2
0
0
0
0
1
1
1
1
T1
0
0
1
1
0
0
1
1
T0
0
1
0
1
0
1
0
1
测试输出
14位的移位寄存器出
1
逻辑1
f
XTAL
÷
16
M-柜台出
F
OUT
逻辑0
M-计数器在PLL旁路模式
F
OUT
÷
4
用N为四个可用的值N( 1 ,2,4 , 8)的
收益率:
表11.输出频率范围在f
XTAL
= 16 MHz的
产量
产量
频率
频率
F
OUT
范围
范围
1 0值
T
A
= 0 ° C至70 ° (C T)
A
= -40 ° C至85°C
0 0
0 1
1 0
1 1
2
4
8
1
M
M÷2
M÷4
2
M
200 - 400兆赫
100 - 200兆赫
50 - 100兆赫
400 - 800兆赫
200 - 375兆赫
100 - 187.5兆赫
50 - 93.75 MHz的
400 - 750兆赫
N
F
OUT
1兆赫
500千赫
250千赫
2兆赫
飞思卡尔半导体公司...
例如频率计算为16 MHz输入
频率
如果在131 MHz的输出频率是所需的以下
将采取的步骤,以确定合适的M和N的值。
根据
表11
131兆赫落在频率由一个设置
4所以N值[1:0 ] = 01。对于N = 4时,输出频率为
F
OUT
= M
÷
2和M = F
OUT
X 2,所以M = 2× 131 = 262 ,
所以M [ 8 :0] = 010000011.根据这一程序,用户可以
生成50 MHz和800 MHz之间的任意整数频率。
注意,除了对于N >可以实现2分数值。大小
的可编程频率的步骤(以及因此的指示器
小数输出频率可实现的)将等于:
f
= f
XTAL
÷
8
÷
N
使用并行和串行接口
所述M和N的计数器可以被加载或者通过并行
或串行接口。并行接口是通过控制
P_LOAD信号,使得从低到高的过渡将锁存
存在于M中的信息[8:0 ]和N [ 1:0]输入到
M和N计数器。当P_LOAD信号为低电平的输入
锁存器是透明的,并在对M的任何变化[ 8:0]和
N [ 1:0]输入,将影响的F
OUT
输出对。要使用串行
端口S_CLOCK信号采样的信息
S-DATA线,并将其装入一个14位的移位寄存器。需要注意的是
P_LOAD信号必须为高电平的串行加载操作
功能。测试寄存器装入的前三个比特,则
n,其中未来两年的M寄存器的最后注册
8位上的S-DATA输入端的数据流。对于每一个
寄存器的最显著位装入第一(T2, N1和M8) 。
在移位寄存器后S_LOAD引脚上的脉冲满载
将分频值传送到计数器。高分到
在S_LOAD输入低电平跳变将锁定新的鸿沟
值代入计数器。
图4
示出的时序图
两个平行和MPC9230合成器的串联负载。
M [ 8:0]和N [ 1:0] ,通常在上电时指定一次
通过并行接口,然后可能再次通过
串行接口。这种方法允许应用程序
拿出了在一个频率,然后更改或微调
时钟,以控制串行接口变为能力
可用。
1.同步输出,在这个速度S_CLOCK的
表13.调试配置PLL旁路
1
产量
F
OUT
TEST
CON组fi guration
S_CLOCK
÷
N
M-柜台出
2
1. T [ 2:0] = 110 。 AC规格并不在PLL旁路模式适用
2.同步输出,在S_CLOCK ÷率( 2⋅N )
摩托罗拉
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