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UPG2155TB-E4  C25TB-25.000M  UPG2015TB-E3-A  EC3145TB05-24000M-CL  GM6250-4.5T92B  EC3145TB05-24.000M-CL  UPC2745TB-E3-A  UPC3225TB-E3-A  GM6250-2.85T92B  GM6250-2.5T92B  
83336-00 3.0 GHz的整数N分频PLL的低相位噪声应用 (3.0 GHz Integer-N PLL for Low Phase Noise Applications)
.型号:   83336-00
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描述: 3.0 GHz的整数N分频PLL的低相位噪声应用
3.0 GHz Integer-N PLL for Low Phase Noise Applications
文件大小 :   277 K    
页数 : 14 页
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品牌   PEREGRINE [ PEREGRINE SEMICONDUCTOR CORP. ]
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PDF原版 中文翻译版  
100%
PE83336
产品speci fi cation
PIN号
(44-lead
CQFJ )
名字
接口
模式
TYPE
描述
寄存器数据传送到上S_WR或Hop_WR上升沿辅助寄存器。
D
4
M
4
SDATA
14
D
5
M
5
SCLK
15
D
6
M
6
FSELS
16
D
7
PRE_EN
17
GND
FSELP
A
0
并行
直接
串行
并行
直接
串行
并行
直接
串行
并行
直接
所有
并行
直接
串行
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
并行数据总线的第4位
M计数器第4位
二进制串行数据输入。输入数据输入MSB优先。
并行数据总线的第5位。
M计数器位5 。
串行时钟输入。 SDATA被计时串联成20位的主要寄存器( E_WR “低” ),或
8位增强寄存器( E_WR “高” )在SCLK的上升沿。
并行数据总线的第6位。
M计数器第6位。
选择主寄存器的内容( FSELS = 1)或辅助寄存器( FSELS = 0)为
内部计数器而在串行接口模式下的编程。
并行数据总线的第7位(MSB)。
预分频器使能,积极为“低” 。当“高” ,女
in
绕过预分频器。
地面上。
18
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
(注1 )
输入
输入
输入
输入
输入
选择主要寄存器( FSELP = 1)或仲寄存器的内容( FSELP = 0)为
内部计数器,而在并行接口模式下的编程。
A计数器0位( LSB ) 。
增强的寄存器写使能。虽然E_WR是“高” , SDATA可串行时钟
到增强寄存器在SCLK的上升沿。
增强寄存器写入。 D [ 7:0]被锁存到寄存器中的增强的上升
E_WR的边缘。
A计数器第1位。
M2写。 D [ 3:0]被锁存到主寄存器(R [5:4 ]中,M [ 8:7 ] )的上升的边缘
M2_WR.
A计数器第2位。
选择串行总线接口模式( BMODE = 0 , SMODE = 1)或并行接口模式
( BMODE = 0, SMODE = 0)。
A计数器第3位( MSB) 。
选择直接接口模式( BMODE = 1 ) 。
相同的引脚1 。
M1写。 D [ 7:0]被锁存到主寄存器( Pre_en中,M [6: 0])上的上升沿
M1_WR.
写。 D [ 7:0]被锁存到主寄存器(R [3:0 ],A [ 3 :0])上的上升沿
A_WR 。
合写。主寄存器的内容被锁存到第二寄存器
Hop_WR的上升沿。
来自VCO预分频器输入。 3.0 GHz的最高频率。
预分频器的互补输入。旁路电容应尽可能靠近
该销和串联连接有50
直接电阻器的接地平面。
地面上。
19
E_WR
并行
A
1
M2_WR
A
2
SMODE
A
3
直接
并行
直接
串行,
并行
直接
所有
所有
并行
并行
串行,
并行
所有
所有
所有
20
21
22
23
24
25
26
27
28
29
BMODE
V
DD
M1_WR
A_WR
Hop_WR
F
in
F
in
GND
Peregrine半导体股份有限公司。
|
http://www.peregrine-semi.com
版权
Peregrine半导体公司2003
第14页3
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