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83336-00 3.0 GHz的整数N分频PLL的低相位噪声应用 (3.0 GHz Integer-N PLL for Low Phase Noise Applications)
.型号:   83336-00
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描述: 3.0 GHz的整数N分频PLL的低相位噪声应用
3.0 GHz Integer-N PLL for Low Phase Noise Applications
文件大小 :   277 K    
页数 : 14 页
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品牌   PEREGRINE [ PEREGRINE SEMICONDUCTOR CORP. ]
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PDF原版 中文翻译版  
100%
PE83336
产品speci fi cation
主要的反链
主计数器链将所述RF输入
频率f
in
通过从用户派生的整数。
在“M ”和“A ”专柜定义的值。这是
10/11双模分频器组成,
模量的选择逻辑,和9位M计数器。环境
Pre_en “低”使10/11预分频器。环境
Pre_en “高”允许˚F
in
绕过预分频器和
掉电预分频器。
从主计数器链中,f的输出
p
,是
与VCO的频率,男
in
通过以下
公式:
f
p
= F
in
/ [ 10× (M + 1 ) + A]
其中A
M + 1, 1
M
511
(1)
寄存器编程
并行接口模式
并行接口模式,可通过设置
BMODE输入“低”和SMODE输入“低” 。
并行输入的数据D [ 7:0] ,被锁在一个平行
方式为三个中的一个8位主寄存器
上M1_WR , M2_WR ,或上升沿部分
每个映射A_WR示于表7页上
主寄存器10的内容是
转移到一个辅助寄存器的上升
Hop_WR根据该时序图,边
图4中所示的数据传送到
如表7所示,第10页计数器。
辅助寄存器作为缓冲,以允许
快速变化的VCO频率。这双
缓冲的“乒乓”反控制
通过FSELP输入编程。当FSELP是
“高”时,主寄存器的内容设置计数器
输入。当FSELP为“低” ,第二
寄存器的内容被利用。
并行输入的数据D [ 7:0] ,被锁存到
上E_WR的上升沿增强寄存器
根据图4所示的时序图。
此数据提供的控制位,如表8
第10页与启用位功能上
断言增强子输入“低” 。
串行接口模式
串行接口模式,可通过设置
BMODE输入“低”和SMODE输入“高” 。
而E_WR输入为“低”和S_WR输入
为“低” ,串行输入数据( SDATA输入) ,乙
0
到B
19
,
主频是连续插入主寄存器
SCLK , MSB (B的上升沿
0
)第一。内容
从主寄存器被转移到了
上的上升沿次级寄存器或者
根据该时序图S_WR或Hop_WR
在图4-5中示出。数据传送到
如表7所示,第10页计数器。
由初级和所提供的双缓冲
辅助寄存器允许对“乒乓”专柜
控制使用FSELS输入。当FSELS是
“高”时,主寄存器的内容设置计数器
输入。当FSELS为“低” ,第二
寄存器的内容被利用。
而E_WR输入为“高”和S_WR输入
为“低” ,串行输入数据( SDATA输入) ,乙
0
到B
7
,是
时钟串行地插入增强寄存器
SCLK, MSB( B的上升沿
0
)第一。该
增强的寄存器是双缓冲,以防止
版权
Peregrine半导体公司2003
当环路锁定时,女
in
是关系到
基准频率f
r
,通过下面的等式:
F
in
= [ 10× (M + 1 ) + A ]× (F
r
/ (R+1))
其中A
M + 1, 1
M
511
(2)
关于A的上限的后果是使f
in
必须大于或等于90× (六
r
/ (R + 1) )到
获得连续通道。编程并购
计数器具有“1”的最小值将导致
“2”的最小M计数器的分频比。
当预分频器被旁路,方程
变为:
F
in
= (M + 1)× (F
r
/ (R+1))
其中,1
M
511
(3)
在直接接口模式,主计数器输入M
7
和M
8
在内部被拉低。
参考计数器
引用计数器链划分参考
频率f
r
下降到相位检测器
比较频率f
c
.
6-位R计数器的输出频率是
通过以下有关的基准频率
公式:
f
c
= f
r
/ (R + 1)
其中0
R
63
(4)
注意,编程r为r = “0”,将通过
基准频率f
r
直接到相位
探测器。
在直接接口模式,R计数器输入ř
4
R
5
在内部强制为低电平( “0”) 。
Peregrine半导体股份有限公司。
|
http://www.peregrine-semi.com
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