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2006年9月
HYB25D512400C[E/T/F/C](L)
HYB25D512800C[E/T/F/C](L)
HYB25D512160C[E/T/F](L)
DDR SDRAM
符合RoHS标准的产品
互联网数据表
修订版1.31
互联网数据表
HYB25D512[400/160/800]C[E/T/F/C](L)
512 - Mbit的双数据速率SDRAM
HYB25D512400C [E / T / F / C] (L ) , HYB25D512800C [E / T / F / C] (L ) , HYB25D512160C [E / T / F] ( L)
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HYB25D512800CFL -5, HYB25D512160CFL -6-
更正名称HYB25D512400CFL - 6
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03292006-3TFJ-HNV3
2
互联网数据表
HYB25D512[400/160/800]C[E/T/F/C](L)
512 - Mbit的双数据速率SDRAM
1
概观
本章提供了512兆双倍数据速率SDRAM产品系列的概述,并介绍了其主要
的特点。
1.1
特点
突发长度:2, 4或8个
CAS延迟: 2 , 2.5 , 3
自动预充电选项为每个突发访问
自动刷新和自刷新模式
RAS-锁定支T
RAP
=t
RCD
7.8
µs
最大平均周期刷新间隔
2.5 V ( SSTL_2兼容)I / O
V
DDQ
= 2.5 V
±
0.2 V
V
DD
= 2.5 V
±
0.2 V
P- TFBGA - 60-11包
P- TSOPII - 66-1封装
符合RoHS标准的产品
1)
•双数据速率的架构:每个时钟两种数据传输
周期
•双向数据选通( DQS)发送和
与数据接收,以便在在捕获数据被用于
接收器
• DQS是边沿对齐的数据进行读取和为中心 -
与写入的数据一致
•差分时钟输入( CK和CK )
•四个内部银行的并发操作
•数据掩模(DM)写入数据
• DLL对齐DQ和DQS转换与CK转换
•进入每个积极的CK边缘的命令;数据和
数据掩码参考DQS的两个边缘
表1
表现为-5和-6
产品型号代码的运行速度
速度等级
马克斯。时钟频率
部件
@CL3
@CL2.5
@CL2
–5
DDR400B
–6
DDR333B
166
166
133
单位
兆赫
兆赫
兆赫
f
CK3
f
CK2.5
f
CK2
200
166
133
1 )符合RoHS产品:使用某些有害物质指令(RoHS )的电气和电子设备中限制的定义
在指令2002/95 /由27理事会,欧洲议会和2003年1月发行的这些物质包括汞EC ,
铅,镉,六价铬,多溴联苯和多溴联苯醚。
牧师1.31 , 2006-09
03292006-3TFJ-HNV3
3
互联网数据表
HYB25D512[400/160/800]C[E/T/F/C](L)
512 - Mbit的双数据速率SDRAM
1.2
描述
读取和写入访问到DDR SDRAM是迸发
导向;存取开始在一个选定的位置,并继续
对于地点在编程设定的号码
序列。访问开始与Active注册
命令,然后接着读或写
命令。地址位注册暗合了
ACTIVE命令用于选择银行和行是
访问。地址位注册暗合了
读或写命令用于选择银行和
开始为突发访问列位置。
在DDR SDRAM提供了可编程的读或写
2 ,4或8的位置突发长度。在自动预充电
功能可被使能,以提供一个自定时排
预充电时的突发访问结束时启动的。
与标准的SDRAM ,流水线,多组
DDR SDRAM芯片的体系结构允许并发
操作,从而通过提供高有效带宽
隐藏行预充电和激活时间。
自动刷新模式以及一个省电设置
掉电模式。所有输入均与JEDEC兼容
标准SSTL_2 。所有输出SSTL_2 , II类
兼容。
注意:所描述的功能和定时
包含在此数据表规格为
DLL中启用的操作模式。
在512兆位双数据速率SDRAM的是一个高速
的CMOS,包含动态随机存取存储器
536,870,912位。它在内部配置为四银行
DRAM 。
在512兆位双数据速率SDRAM采用一个双
数据速率的体系结构来实现高速操作。该
双倍数据速率的体系结构本质上是一个
2n
预取
建筑与设计为传输两个数据接口
每个时钟周期的话在I / O引脚。一个单一的读或写
ACCESS
512 - Mbit的双数据速率SDRAM
有效地由一个单一的
2n-bit
宽,一个时钟周期
在内部DRAM芯和2的数据传输
对应的n比特宽的二分之一时钟周期的数据传输
在I / O引脚。
双向数据选通( DQS )是外部发送。
与数据一起,用于在接收器中的数据采集应用。 DQS
由DDR SDRAM中读取一个闸门和传输
通过在写入内存控制器。 DQS是边沿对齐
与读取和中心对齐进行写入数据。
在512兆位双数据速率SDRAM从操作
差分时钟( CK和CK , CK的路口去HIGH
和CK变低被称为CK的上升沿) 。
命令(地址和控制信号)被登记在
CK的每个上升沿。输入数据被登记在两个
DQS的边缘,和输出数据被引用到的两个边缘
DQS ,以及对照的两个边缘。
牧师1.31 , 2006-09
03292006-3TFJ-HNV3
4
互联网数据表
HYB25D512[400/160/800]C[E/T/F/C](L)
512 - Mbit的双数据速率SDRAM
表2
订购Informationfor无铅(符合RoHS的产品)
产品型号
1)
HYB25D512400CF–5
HYB25D512400CFL–5
HYB25D512800CF–5
HYB25D512800CFL–5
HYB25D512160CF–5
HYB25D512160CFL–5
HYB25D512400CF–6
HYB25D512400CFL–6
HYB25D512800CF–6
HYB25D512800CFL–6
HYB25D512160CF–6
HYB25D512160CFL–6
HYB25D512400CE–5
HYB25D512800CE–5
HYB25D512800CEL–5
HYB25D512160CE–5
HYB25D512160CEL–5
HYB25D512400CE–6
HYB25D512800CE–6
HYB25D512800CEL–6
HYB25D512160CE–6
HYB25D512160CEL–6
组织。
×4
×4
×8
×8
×16
×16
×4
×4
×8
×8
×16
×16
×4
×8
×8
×16
×16
×4
×8
×8
×16
×16
2.5-3-3
166
2.0-3-3
133
DDR333
3.0-3-3
200
2.5-3-3
166
DDR400B
P-TSOPII-66-1
2.5-3-3
166
2.0-3-3
133
DDR333
CAS- RCD -RP
潜伏期
3.0-3-3
时钟
(兆赫)
200
CAS- RCD -RP
潜伏期
2.5-3-3
时钟
(兆赫)
166
速度
DDR400B
P-TFBGA-60-11
1 ) HYB :代号为内存组件25D : DDR SDRAM芯片在V
DDQ
= 2.5 V 512 : 512兆位密度400/800/160 :产品差异X4 ,
x8和x16 B:模具修改BC / F / E:包装类型FBGA和TSOP
牧师1.31 , 2006-09
03292006-3TFJ-HNV3
5
相关元器件产品Datasheet PDF文档

HYB25D512400DT-6

DDR DRAM, 128MX4, 0.7ns, CMOS, PDSO66, PLASTIC, TSOP2-66
0 QIMONDA

HYB25D512800AFL-6

DDR DRAM, 64MX8, 0.7ns, CMOS, PBGA60, 18 X 10 MM, FBGA-60
0 INFINEON

HYB25D512800AT

512Mbit Double Data Rate SDRAM
19 INFINEON

HYB25D512800AT

512Mbit Double Data Rate SDRAM
9 INFINEON