K4Y50164UC

K4Y50084UC

K4Y50044UC

K4Y50024UC

XDR

TM

DRAM

5.0引脚说明

表2总结了XDR DRAM器件的引脚功能。引脚的第一组提供了必要的电源电压。这些

包括V

DD

和GND用于芯和接口逻辑电路，V

REF

用于接收输入信号，和V

TERM

用于将驱动输出信号。

销的下一个组用于高带宽存储器访问。这些措施包括DQ15 ... DQ0和DQN15 ... DQN0携带

读取和写入数据的信号， RQ11 ...用于执行请求信号和CFM与CFMN用于执行定时信息RQ0所使用的

DQ ， DQN和RQ信号。

最后一组销包括一个用于控制寄存器的访问的串行接口。这些措施包括RST初始化的状态

该装置中， CMD用于实施指令信号， SDI和SDO用于执行寄存器读取数据，和SCK用于执行该定时信息

所用的RST ， SDI ，SDO和CMD信号。

表2 ：引脚说明

信号

V

DD

GND

V

REF

V

TERM

DQ15..0

b

DQN15..0

b

RQ11..0

CFM

CFMN

RST

CMD

SCK

SDI

SDO

RSRV

b

I / O

-

-

-

-

I / O

I / O

I

I

I

I

I

I

I

O

-

TYPE

-

-

-

-

DRSL

a

DRSL

a

RSL

a

DIFFCLK

a

DIFFCLK

a

RSL

a

RSL

a

RSL

a

RSL

a

CMOS

a

-

NO 。引脚

22

24

1

4

16

b

16

b

12

1

1

1

1

1

1

1

2

b

104

描述

电源电压的装置的核心和接口逻辑。

对于该装置的核心和接口逻辑电路的接地参考。

逻辑阈值参考电压为RSL的信号。

终止电压为DRSL信号。

正的数据信号携带的写入或读出的数据和从设备。

负的数据信号携带的写入或读出的数据和从设备。

请求信号的传送控制和地址信息的装置。

从主时钟 - 正接口时钟用于接收RSL信号，

接收和处理来自信道发送DRSL信号。

从主时钟 - 阴性接口时钟用于接收RSL信号，

接收和处理来自信道发送DRSL信号。

复位输入 - 此引脚用于初始化设备。

指令输入 - 此引脚进行命令，地址和控制寄存器写

数据插入设备。

串行时钟输入 - 时钟源用于读取和写入控制

寄存器。

串行数据输入 - 此引脚进行控制寄存器通过设备读取数据。

该引脚也被用来初始化该设备。

串行数据输出 - 该引脚进行控制寄存器读取从设备的数据。这

销也被用来初始化该设备。

保留引脚 - 按照连接Rambus公司的XDR系统设计指南

RSRV销

每包的总针数

一。所有DQ和CFM信号是高真;低电压为逻辑0和高电压是逻辑1 。

所有DQN ， CFMN ， RQ ， RSL和CMOS信号是低电平有效;高电压是逻辑0和低电压逻辑1 。

B 。 DQ的引脚数目由I / O配置更改。请参阅下表。

x16

Singnal

DQ15...0

DQN15...0

RSRV

NO 。引脚

16

16

2

Singnal

DQ7...0

DQN7...0

RSRV

x8

NO 。引脚

8

8

18

Singnal

DQ3...0

DQN3...0

RSRV

x4

NO 。引脚

4

4

26

Singnal

DQ1...0

DQN1...0

RSRV

x2

NO 。引脚

2

2

30

10 76

修订版1.1 2006年8月