LC72321N_技术文档

注文コードNo.

N5945

No. ₅₉₄₅

三洋半導体ニューズ

52298

新

LC72321N

LC72322N

LC72323N

CM OS LSI

LCDドライバ内蔵

1チップPLL＋コントローラ

ꢀLC72321N，72322N，72323Nは、150M Hzまで動作するPLL，LCDドライバを内蔵した電子同調用シングル

チップマイクロコントローラで大容量のプログラムROM ，効率の良いインストラクションセット，強力なハー

ドウェアが特長である。また、LC72321N，LC72322N，LC72323NはLC72321，LC72322，LC72323と同等の性

能を持ちソフトウェアの互換性もある。

機能ꢀ・シリアルI/O（LC72321Nのみ内蔵）

ꢀꢀꢀ・内蔵タイマ割込

ꢀꢀꢀ・スタック

：80μs，1ms，2ms，5ms

：8レベル

ꢀꢀꢀ・BEEPコントロール

：6種（2.08，2.25，2.5，3.0，3.75，4.17kHz）（LC72321Nのみ内蔵）

ꢀꢀꢀ・高速プログラマブルディバイダ

ꢀꢀꢀ・汎用カウンタꢀHCTR ：周波数測定ꢀLCTR：周波数/周期測定

ꢀꢀꢀ・LCDドライバ56セグメント（1/2デューティ，1/2バイアス）

ꢀꢀꢀ・プログラムメモリ（ROM ）：16ビット×4095（8Kバイト），LC72321N，LC72322N

：16ビット×3071（6Kバイト），LC72323N

ꢀꢀꢀ・データメモリ（RAM ）：4ビット×256

ꢀꢀꢀ・全一語命令

ꢀꢀꢀ・サイクルタイム

ꢀꢀꢀ・アンロックFF

ꢀꢀꢀ・タイマFF

：2.67μs，13.33μs，40.00μs（オプション）

：0.55μs検出，1.1μs検出

：1ms，5ms，25ms，125ms

ꢀꢀꢀ・入力ポート

ꢀꢀꢀ・出力ポート

：キー入力専用×1，高耐圧×1

：キー出力専用×2，高耐圧オープンドレイン×1

ꢀCM OS出力×2（内1ポートはLCDドライバと切換え）

ꢀCM OS出力×7（LCDポートと切換え･･･オプション）

：4ビット単位I/O切換え×1

1ポートは

4ビット構成

ꢀꢀꢀ・I/Oポート

ꢀ1ビット単位I/O切換え×1

ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ次ページへ続く。

23.2

20.0

外形図3174

（unit:mm）

1.6

0.8

0.35

0.15

41

64

65

40

25

80

1

24

2.7

21.6

0.8

-

SANYO：QIP 80E

このLSIは、三洋電機のオリジナル・バス・フォーマットであるC C B にも容易に対応できます。

・C C B は、登録商標です。

・C C B は、三洋電機のオリジナル・バス・フォーマットであり、バスのアドレスは全て三洋電機が管理しています。

-

〒３７００５９６ꢀ群馬県邑楽郡大泉町坂田一丁目1 番1 号

52298TS APS ◎佐々木 B8-2553,2555,2552 No.5945-1/13

LC72321N, 72322N, 72323N

前ページから続く。

ꢀꢀꢀ・プログラムの暴走を検出し特定アドレスにセット可能

ꢀꢀꢀ・電圧検出型リセット回路

ꢀꢀꢀ・6ビットADC×1

ꢀꢀꢀ・8ビットDAC×2（PW M ）（LC72321N，72322Nのみ内蔵）

ꢀꢀꢀ・外部割込×1（割込要因は、外部割込み/内部タイマ割込み/シリアルI/O

ꢀꢀꢀꢀ（LC72321N）のいずれか1つを命令で選択）

ꢀꢀꢀ・ホールドによるRAM バックアップ

ꢀꢀꢀ・ホット/コールドスタート判定用センスFF

ꢀꢀꢀ・PLL：4.5～5.5V

ꢀꢀꢀ・CPU：3.5～5.5V

ꢀꢀꢀ・RAM ：1.3～5.5V

ピン配置図

入力専用

入力耐圧はV_DDに関係なく13V

ꢀꢀꢀꢀꢀꢀꢀꢀꢀ（最大定格）

G

高耐圧入力ポート

（最大定格）

INT，RES，ADI

SNS，HOLD→13V

H

NCHオープンドレイン

出力専用

15V耐圧

PH2/PH3はDACと切換え（※2）

PH1はBEEPと切換え（※1）

80

65

1

64

X_IN

COM 2

TEST2

PG3

S1

S2

S3

S4

S5

S6

S7

PG2

PG1

PG0

DAC2/PH3

DAC1/PH2

BEEP/PH1

PH0

S8

S

＊S1～S28は、汎用

ꢀCM OS出力ポートに

ꢀ切換え可能

S9

F

PF3

S10

S11

S12

S13

S14

S15

S16

S17

S18

S19

S20

S21

S22

S23

/

CM OS IO

1ビット単位

PF2

PF1

（オプション指定）

LC72321N

LC72322N

LC72323N

/

IO切換え

PF0

SI/PE3

SO/PE2

SCK/PE1

PE0

PD3

E

PD2

/

CM OS I O

4ビットまとめて

PD1

/

IO切換え

PD0

/

PE1，2，3はSIO

と切換え（※1）

PC3

PC2

24

41

25

40

D

A

CM OS出力専用

C

B

，

I

LCDセグメント出力との

切換え可能

CM OS出力専用

入力専用（キー入力等）

プルダウン抵抗有無選択可

CM OS出力専用（キー出力等）

アンバランスCM OS･･･出力同志の

ショートOK

※1 LC72321Nのみ可能

※2 LC72321N，LC72322Nのみ可能

ꢀꢀオプション

No.5945-2/13

LC72321N, 72322N, 72323N

ブロックダイヤグラム

LCD PORT/OUTPUT PORT

CONTROL（OPTION）

E01 E02

COM 1

SELECTOR

1 of14

X

IN

REFERENCE DIVIDER

DIVIDER

COM 2

S1

S2

S3

S4

S5

S6

S7

S8

X

OUT

1.125M Hz

BEEP

BACK UP

DAC1

DAC2

PHASE

DETECTOR

DAC

SW ALLOW COUNTER

1/16，1/17，4bit

※2

FM

1/2

IN

4

8X2

UNLOCK

F.F.

2

AM

12bit

PROGRAM M ABLE

COUNTER

S9

LCD

4

S10

S11

S12

S13

S14

S15

S16

S17

S18

S19

S20

S21

S22

S23

S24

4

LCD

PORT

DRIVER

LATCH

LCP

12

LATCH

4

LATCH

56

OUTPUT

PORT

DRIVER

SEG.

PLA

4

7

HCTR

1/4

START

UNIVERSAL COUNTER

20bit

ꢀSTOP

CONTROL

SELECTOR

4

LCTR

ADI

16 16

COM PARATOR

6

4

LATCH

8bit

SI

SO

SCK

SIO 0

SIO 1

※1

V

DD

S25/PI0

S26/PI1

S27/PI2

S28/PI3

SHIFT REGISTER

V

DET

4

LATCH

4

DAC2

DAC1

BEEP

2

BANK

2

DH

LATCH

4

RES

HOLD

SNS

INT

PH3/DAC2

PH2/DAC1

PH1/BEEP

PH0

4

LATCH

RAM

256×4bit

ADDR

DECODER

PG3

PG2

PG1

PG0

DL

LATCH

4

PF3

PF2

PF1

PF0

TEST1

TEST2

DH0～DH

2

BUS

LINE

DRIVER

SI

SO

SCK

12

8

DL0～DL3 4

DB0～DB3 4

PE3/SI

PE2/SO

PE1/SCK

PE0

※1

ROM

4

LATCH

4K×16bit

（LC72321N，

LC72322N）

INSTRUCTION

DECODER

PD3

PD2

PD1

PD0

JUDGE

3K×16bit

（LC72323N）

CARRY

ADDRESS DECODER

PC3

PC2

PC1

PC0

4

12

LATCH

A

PROGRAM COUNTER

PB3

PB2

PB1

PB0

ALU

JM P，CAL

INT，RESET

12

LATCH

B

PA3

PA2

PA1

PA0

STACK REGISTER

※1 LC72321Nのみ内蔵

※2 LC72321N，LC72322Nのみ内蔵

No.5945-3/13

LC72321N, 72322N, 72323N

絶対最大定格/Ta＝25℃，V_SS＝0V

unit

ꢀꢀ最大電源電圧

ꢀꢀ入力電圧

V_DDmax

－0.3～＋6.5

－0.3～＋13

V

V_IN

1

HOLD，INT，RES，ADI，SNS

Gポート

V_IN

2

V_IN1以外の入力

Hポート

－0.3～V_DD＋0.3

－0.3～15

－0.3～V_DD＋0.3

0～5

V

ꢀꢀ出力電圧

ꢀꢀ出力電流

V_OUT

1

2

V_OUT1以外の出力

D，Hポートの各端子

E，Fポートの各端子

B，Cポートの各端子

S1～S28，Iポート

Ta＝－40～＋85℃

V

I_OUT

1

mA

mW

℃

2

0～3

3

4

0～1

ꢀꢀ許容消費電力

ꢀꢀ動作周囲温度

ꢀꢀ保存周囲温度

Pd max

Topr

300

－40～＋85

－45～＋125

Tstg

許容動作範囲/Ta＝－40～＋85℃，V_DD＝3.5～5.5V

min

4.5

typ

max

unit

ꢀꢀ電源電圧

V_DD

1

2

3

CPU，PLL動作

CPU動作

5.5

V

3.5

V

メモリ保持

Gポート

1.3

5.5

V

ꢀꢀ入力「H」レベル電圧

V_IH

V_IL

1

0.7V_DD

0.8V_DD

2.5

8.0

2

RES，INT，HOLD

SNS

8.0

V

3

4

5

6

1

2

3

4

5

6

7

8.0

V

Aポート

0.6V_DD

0.7V_DD

V_DD

0.3V_DD

0.2V_DD

1.3

V

E，Fポート

V

LCTR（周期測定），V_DD1，PE1，PE3 0.8V_DD

V

ꢀꢀ入力「L」レベル電圧

Gポート

0

V

RES，INT，PE1，PE3

SNS

0

V

Aポート

0

0.2V_DD

0.3V_DD

0.2V_DD

0.4V_DD

5.0

V

PE0，PE2，Fポート

LCTR（周期測定），V_DD

HOLD

0

V

1

0

V

0

V

ꢀꢀ入力周波数

f 1

IN

XIN

4.0

10

4.5

M Hz

kHz

Hz

Vrms

V

f 2

FM IN，V_IN2，V_DD

FM IN，V_IN3，V_DD

1

130

IN

f 3

IN

10

150

f 4

AM IN（L），V_IN4，V_DD

AM IN（H），V_IN5，V_DD

1

0.5

2.0

0.4

100

1

10

IN

f 5

IN

40

f 6

IN

HCTR，V_IN6，V_DD

1

12

f 7

IN

LCTR（周波数），V_IN7，V_DD

1

500

20×10³

f 8

IN

LCTR（周期），V_IH6，V_IL6，V_DD

1

ꢀꢀ入力振幅

V_IN

1

XIN

0.50

0.10

0.15

0.10

0

1.5

2

3

FM IN

1.5

FM IN

1.5

V_IN4，5

V_IN6，7

AM IN

1.5

LCTR，HCTR

ADI

1.5

ꢀꢀ入力電圧範囲

V_IN

8

V_DD

No.5945-4/13

LC72321N, 72322N, 72323N

電気的特性/許容動作範囲において

min

typ

3.0

max

unit

V

ꢀꢀヒステリシス幅

V_H

LCTR（周期），RES，INT，PE1，PE3

0.1V_DD

ꢀꢀリジェクトパルス幅

P_REJ

SNS

50

3.3

3.0

μs

V

ꢀꢀパワーダウン検出電圧 V_DET

2.7

ꢀꢀ入力「H」レベル電流

I_IH1

INT，HOLD，RES，ADI，SNS，Gポート：

V_I＝5.5V

μA

I_IH2

A，E，Fポート：E，Fポートは出力オフ，

AポートはR_PD無，V_I＝V_DD

XIN：V_I＝V_DD＝5.0V

3.0

μA

I_IH3

I_IH4

2.0

4.0

5.0

10

15

30

μA

FM IN，AM IN，HCTR，LCTR：

V_I＝V_DD＝5.0V

I_IH5

I_IL1

Aポート：R_PD有，V_I＝V_DD＝5.0V

INT，HOLD，RES，ADI，SNS，

Gポート：V_I＝V_SS

50

μA

ꢀꢀ入力「L」レベル電流

3.0

I_IL2

A，E，Fポート：E，Fポートは

出力オフ，AポートはR_PD無，V_I＝V_SS

XIN：V_IN＝V_SS

μA

I_IL3

I_IL4

2.0

4.0

5.0

10

15

30

μA

V

FM IN，AM IN，HCTR，LCTR：V_I＝V_SS

Aポート：R_PD有

ꢀꢀ入力フローティング電圧 V_IF

0.05V_DD

200

ꢀꢀプルダウン抵抗

ꢀꢀ出力「H」レベル

ꢀꢀオフリーク電流

R_PD

Aポート：R_PD有，V_DD＝5.0V

75

100

kΩ

nA

I_OFFH1 EO1，EO2：V_O＝V_DD

0.01

10

I_OFFH2 B，C，D，E，F，Iポート：V_O＝V_DD

I_OFFH3 Hポート：V_O＝13V

3.0

μA

5.0 μA

10 nA

3.0 μA

ꢀꢀ出力「L」レベル

ꢀꢀオフリーク電流

ꢀꢀ出力「H」レベル電圧

I_OFFL1 EO1，EO2：V_O＝V_SS

0.01

I_OFFL2 B，C，D，E，F，Iポート：V_O＝V_SS

V_OH

V_OL

1

2

3

4

5

6

7

1

2

3

4

5

6

7

8

B，Cポート：I_O＝1mA

E，Fポート：I_O＝1mA

EO1，EO2：I_O＝500μA

XOUT：I_O＝200μA

V_DD

－

2.0 V_DD

－

1.0 V_DD

－

0.5

V

1.0

S1～S28，Iポート：I_O＝－0.1mA

Dポート：I_O＝5mA

1.0

COM 1，COM 2：I_O＝25μA

B，Cポート：I_O＝50μA

E，Fポート：I_O＝1mA

EO1，EO2：I_O＝500μA

XOUT：I_O＝200μA

V_DD

－

0.75 V_DD

0.5

－

0.5 V_DD

1.0

－

0.3

2.0

1.0

ꢀꢀ出力「L」レベル電圧

S1～S28，Iポート：I_O＝0.1mA

Dポート：I_O＝5mA

COM 1，COM 2：I_O＝25μA

Hポート：I_O＝5mA

0.3

0.5

0.75

（150Ω）

0.75

（400Ω）

2.0

3.0

V

ꢀꢀ出力中間レベル電圧

ꢀꢀAD変換誤差

ꢀꢀ電源電流

V_M1

COM 1，COM 2：V_DD＝5.0V，I_O＝20μA

2.0

2.5

ADI：V_DD

1

－1/2

＋1/2 LSB

I_DD

1

V_DD1，f 2＝130M Hz

IN

15

20

mA

2

V_DD2，PLL停止，CT＝2.67μs

（HOLD時図1）

1.5

I_DD

3

4

5

V_DD2，PLL停止，CT＝13.33μs

（HOLD時図1）

1.0

0.7

mA

V_DD2，PLL停止，CT＝40.00μs

（HOLD時図1）

V_DD＝5.5V，OSC停止，Ta＝25℃

（BACK UP時図2）

5 μA

1 μA

V_DD＝2.5V，OSC停止，Ta＝25℃

（BACK UP時図2）

No.5945-5/13

LC72321N, 72322N, 72323N

測定回路図

30pF

A

4.5M Hz

X_IN

V_DD

X_OUT

RES

SNS

FM _IN

AM _IN

INT

HCTR

LCTR

TEST1，2

HOLD

ADI

PA，PG

注）PB～PF，PH，PIはすべてOPEN

ꢀꢀただしPE，PFは出力選択時

図1 HOLDモード時のI_DD2～4

30pF

A

4.5M Hz

X_IN

X_OUT

V_DD

RES

FM _IN

SNS

INT

AM _IN

HCTR

LCTR

HOLD

ADI

TEST1，2

注）PA～PI，S1～S24，COM 1，2はすべてOPEN

図2 BACK UPモード時のI_DD

5

No.5945-6/13

LC72321N, 72322N, 72323N

端子説明

端子名

端子説明

I/O

入出力型式

端子番号

PA0

PA1

PA2

PA3

35

34

33

32

入力専用で、低スレッショルドタイプである。

Keyデータ取込みなどに使える。

BACK UP

プルダウン抵抗がオプション指定できる。この

指定は4本単位であり、1端子ごとの指定はでき

ない。

入力

BACK UPモード時は入力禁止となる。

オプション

30

29

28

27

26

25

24

23

出力専用ポートである。

PB0

PB1

PB2

PB3

PC0

PC1

PC2

PC3

出力トランジスタのインピーダンスがアンバラ

ンス形のCM OSであるため、Keyスキャンのタ

イミング用に使用すると有効である。

BACK UPモード時は出力ハイインピーダンス

となる。

出力

リセット（RES＝「L」）時は、「L」レベル

となる。

BACK UP

PD0

PD1

PD2

PD3

22

21

20

19

出力専用ポートである。

通常のCM OS出力である。

BACK UPモード時は出力ハイインピーダンス

となる。

リセット（RES＝「L」）時は、「L」レベル

となる。

PE0

18 入出力ポートである。

PE1,PE3

PE1/SCK

PE2/SO

PE3/SI

17 入出力の切換え方法は、入力命令（IN，TPT，

BACK UP

16

TPF）を一度実行すると入力ポートに固定され、

15 出力命令（OUT，SPB，RPB）を一度実行する

と出力ポートに固定される。なお、PE1，2，3

はシリアルI/Oポートとして兼用している。リ

セット時は、入力ポートになる。

BACK UPモード時は、入力ポートとなり入力

禁止となる。

入出力

その他

PF0

PF1

PF2

PF3

14 入出力ポートである。

BACK UP

13 入出力の切換え方法は、FPC命令で切換える。

12 このポートは、1端子ごとの入出力指定ができ

11 る。

リセット時は、入力ポートになる。

BACK UPモード時は、入力ポートとなり入

力禁止となる。

PG0

PG1

PG2

PG3

6

5

4

3

入力専用ポートである。

BACK UP

BACK UP時は、入力禁止となる。

入力

次ページへ続く。

No.5945-7/13

LC72321N, 72322N, 72323N

前ページから続く。

端子説明

出力専用ポートである。

I/O

入出力型式

端子名

端子番号

PH0

10

9

PH1/BEEP^※1

PH2/DAC1^※2

PH3/DAC2^※2

このポートは、Nch-Trオープンドレイン型式の

高耐圧であるため、バンドの電源切換え用とし

て使用すると有効である。なお、PH1はBEEP

出力用（※1）、PH2，PH3はそれぞれ、DAC1，

DAC2の出力用として兼用している。（※2）

リセット（RES＝「L」）時および、BACK UP

モード時は、ハイインピーダンスとなる。

BACK UP

8

7

出力

39

38

37

36

PI0/S25

PI1/S26

PI2/S27

PI3/S28

出力専用ポートである。

出力型式はCM OS出力となっているがLCDド

ライバ切換え可能となっている。切換え方法は、

SS，RS命令を使って切換える。1端子ごとの

切換えはできない。

LCD出力

1ポート

RES＝「L」および電源投入時は、LCDドラ

イバに選択され、出力は消灯信号が出力される。出力

BACK UPモード時は、「L」レベルに固定さ

れる。

BACK UP

LPC

なお、オプション指定で汎用ポートとして使用

した場合はLPC＝1でIPORT，LPC＝0で汎用

出力ポートのLATCHの内容が出力される。

63～40 LCDドライバセグメント出力である。

フレーム周波数は100Hzである。

駆動方式は1/2duty，1/2biasである。

RES＝「L」および電源投入時は消灯信号が出

力される。

S1～S24

出力

入力

BACK UPモード時は、「L」レベルに固定さ

れる。

BACK UP

オプション指定で汎用出力ポートとして使用可

能である。

COM 1

COM 2

65

64

LCDドライバコモン出力である。

駆動方式は1/2duty，1/2biasである。

RES＝「L」および電源投入時は通常時と同

じ出力が出力される。

BACK UPモード時は、「L」レベルに固定され

る。

BACK UP

FM IN

AM IN

FM VCO（局部発振）を入力する端子。

容量結合で入力すること。

74

入力周波数は10～130M Hz。

75 AM VCO（局部発振）を入力する端子。

容量結合で入力すること。

HOLD

PLL STOP命令

PLL命令のCW 1によりこの端子の帯域が選択

できる。

Hi（2～40M Hz） →SW

Lo（0.5～10M Hz）→LW ，M W

次ページへ続く。

※1 LC72321Nのみ可能

※2 LC72321N，LC72322Nのみ可能

No.5945-8/13

LC72321N, 72322N, 72323N

前ページから続く。

端子名

端子番号

端子説明

I/O

入出力型式

ユニバーサルカウンタ入力端子である。

容量結合で入力すること。

HCTR

70

入力周波数は、0.4～12M Hz。

FM IF，AM IFをカウントするのに有効である。

LCTR

ADI

INT

71

69

66

ユニバーサルカウンタ入力端子である。

入力周波数が100～500kHzの場合は、容量結合

で入力すること。

入力

HOLD

PLL STOP命令

入力周波数が1Hz～20kHzの場合は容量結合す

る必要はない。

AM IFをカウントするのに有効である。

通常の入力ポートとしても使用できる。

ADコンバータ入力端子である。

6ビットの逐次比較型で変更時間は1.28ms要する。

フルスケール（データが3FH）は（63/96）・V_DDで

ある。

＋

－

入力

ref

HOLD

PLL STOP命令

外部割込み要求入力端子である。

INTENフラグがセット（SS命令）されて、立

下り信号が入力されると割込みが成立する。

通常の入力ポートとしても使用できる。

入力

出力

入力

77

78

EO1

EO2

基準周波数と、プルグラマブル分周出力の位相

比較誤差出力である。

チャージポンプが内蔵されている。

EO1，EO2は同じものである。

SNS

72

67

BACK UPモード時にパワーフェイルがあっ

たかどうかを判定するための入力端子である。

通常の入力ポートとしても使用できる。

HOLD

HOLDモードにするための入力端子。

HOLDENフラグがセット（SS命令）されて、

HOLD＝「L」になるとHOLDモードに入る。

通常パワーSW と連動できるよう高耐圧となっ

ている。

68

システムリセット入力。

RES

パワーアップリセットは、75ms以上「L」レ

ベルを確保すること。

リセットスタートは、「L」レベルを6基本ク

ロックサイクル以上入力。

1

X'tal発振用端子

XIN

80

入力

出力

（4.5M Hz）

XOUT

X

IN

フィードバック抵抗は内蔵。

X

OUT

TEST1

TEST2

2

LSIテスト用端子でオープンまたはV_SSに接続

79 すること。

電源

V_DD

V_SS

31，73

76

No.5945-9/13

LC72321N, 72322N, 72323N

マスクオプション

内ꢀꢀꢀ容

選ꢀ択ꢀ枝

W DT有

W DT（ウォッチ・ドッグ・タイマ）有無の選択

1

2

W DT無

プルダウン抵抗有

プルダウン抵抗無

2.67μs

Aポート（キー入力ポート）

プルダウン抵抗の有無

13.33μs

3

4

サイクルタイム（3種類）の選択

40.00μs

LCDポート

汎用出力ポート

LCDセグメントドライバを、

汎用出力ポートに切換える。

開発ツール環境

・OTPはLC72P321を使用。

・エバチップはLC72EV321を使用。

・エバチップボード（TB-72EV32）と高機能エミュレータ（RE32）をパソコンで制御したトータルデバッグシステム。

AC 100V

5V/5A 24V/2A

PERSONAL COM PUTER

SW ITCHING

REGULATOR

M BC-995

IBM -PC-AT

NEC-PC98

ꢀꢀꢀꢀetc.

RS-232C

PROM W RITER

EVACHIP TARGET BOARD

（TB-72EV32）

POW ER SUPPLY

4P

Ver3.1

OS：M S-DOS

RAM ≧512KB

26P

4P

PLL

EM ULATOR

（RE32）

to USER TARGET

SYSTEM

50P×2

PORTS

16P

EVA CHIP

50P

30P

LCD

EXT. TRIG

20P

REAL TIM E EM ULATOR

LED BOARD

forEM ULATION

No.5945-10/13

LC72321N, 72322N, 72323N

LC72321N，72322N，72323Nꢀ命令一覧表

凡例：ADDR ：Program memory address〔12bits〕

b ：Borrow

B ：Bank number〔2bits〕

C ：Carry

DH ：Data memory address high（Row address）〔2bits〕

DL ：Data memory address Low（Column address）〔4bits〕

I ：Immediate data〔4bits〕

M ：Data memory address

N ：Bit position〔4bits〕

Pn ：Port number〔4bits〕

r ：General register（BANK0の00～0FH番地の1つ）

（ꢀ）：Contents of register or memory

（ꢀ）N：Contents of bit N of register or memory

オペランド

命

マシンコード

11 10 9 8 7 6 5 4

ニーモニック

機ꢀ能

動ꢀ作

令

群

1st

2nd

D15 14 13 12

3 2 1 D 0

AD

r

M

Add M to r

r←（r）＋（M ）

0ꢀ1ꢀ0ꢀ0

0ꢀ0 DH

0ꢀ1 DH

DL

Rn

ADS

Add M to r,

r←（r）＋（M ）

skip if carry

r←（r）＋（M ）＋C

skip if carry

M ←（M ）＋I

then skip if carry

Add M to r with carry

Add M to r with carry,

then skip if carry

Add I to M

AC

r

M

0ꢀ1ꢀ0ꢀ0

1ꢀ0 DH

1ꢀ1 DH

DL

Rn

加

ꢀ

算

ꢀ

命

ꢀ

令

ACS

AI

M

I

0ꢀ1ꢀ0ꢀ1

0ꢀ0 DH

0ꢀ1 DH

DL

I

AIS

Add I to M ,

M ←（M ）＋I

then skip if carry

Add I to M with carry

Add I to M with carry,

then skip if carry

Subtract M from r

Subtract M from r,

then skip if borrow

Subtract M from r with,

borrow

skip if carry

M ←（M ）＋I＋C

skip if carry

r←（r）－（M ）

skip if borrow

r←（r）－（M ）－b

AIC

M

I

0ꢀ1ꢀ0ꢀ1

1ꢀ0 DH

1ꢀ1 DH

DL

I

AICS

SU

r

M

0ꢀ1ꢀ1ꢀ0

0ꢀ0 DH

0ꢀ1 DH

DL

Rn

SUS

SB

r

M

0ꢀ1ꢀ1ꢀ0

1ꢀ0 DH

0ꢀ0 DH

DL

ꢀꢀꢀꢀꢀ

DL

Rn

SBS

Subtract M from r with

borrow,

r←（r）－（M ）－b

減

ꢀ

算

ꢀ

命

ꢀ

令

skip if borrow

then skip if borrow

Subtract I from M

Subtract I from M ,

then skip if borrow

Subtract I from M with

borrow

SI

M

I

M ←（M ）－I

0ꢀ1ꢀ1ꢀ1

0ꢀ0 DH

0ꢀ1 DH

DL

I

SIS

M ←（M ）－I

skip if borrow

M ←（M ）－I－b

SIB

M

I

0ꢀ1ꢀ1ꢀ1

0ꢀ1ꢀ0ꢀ1

1ꢀ0 DH

1ꢀ1 DH

DL

I

SIBS

Subtract I from M with

borrow,

M ←（M ）－I－b

skip if borrow

then skip if borrow

Skip if r equals M

SEQ

SGE

r

M

r－M

0ꢀ0ꢀ0ꢀ0

0ꢀ1 DH

1ꢀ1 DH

DL

Rn

skip if zero

r－M

Skip if r is greater

than or equal to M

比

ꢀ

較

ꢀ

命

ꢀ

令

skip if not borrow

（r）≧（M ）

M－I

SEQI

SGEI

M

I

Skip if M equal to I

0ꢀ0ꢀ1ꢀ1

0ꢀ1 DH

1ꢀ1 DH

DL

I

skip if zero

M－I

Skip if M is greater

than or equal to I

skip if not borrow

（M ）≧I

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No.5945-11/13

LC72321N, 72322N, 72323N

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オペランド

マシンコード

11 10 9 8 7 6 5 4

命

令

群

ニーモニック

機ꢀ能

動ꢀ作

1st

2nd

D15 14 13 12

3 2 1 D 0

AND

OR

M

r

I

AND I with M

M ←（M ）ꢀI

0ꢀ0ꢀ1ꢀ1

0ꢀ0ꢀ1ꢀ0

0ꢀ0

1ꢀ0

0ꢀ0

DH

DL

I

論

理

演

算

命

令

ORI with M

M ←（M ）ꢀI

EXL

M

Exclusive OR M with r

r←（r）ꢀ（M ）

Rn

LD

r

M

r

M

Load M to r

r←（M ）

M ←（r）

1ꢀ0ꢀ0ꢀ0

0ꢀ0

0ꢀ1

DH

DL

Rn

ST

Store r to M

M VRD

r

M ove M to destination

M referring to r in

the same row

〔DH,Rn〕←（M ）

M ←〔DH,Rn〕

1ꢀ0ꢀ0ꢀ0

1ꢀ0

DH

DL

Rn

転

ꢀ

送

ꢀ

命

ꢀ

令

M VRS

M VSR

M

r

M ove source M

referring to r to M in

the same row

1ꢀ0ꢀ0ꢀ0

1ꢀ0ꢀ0ꢀ1

1ꢀ1

0ꢀ0

DH

DL

Rn

M 1

M 2

M ove M to M in the

same row

〔DH,DL1〕←〔DH,

DL2〕

DL1

DL2

M VI

PLL

M

I

r

M ove I to M

M ←I

1ꢀ0ꢀ0ꢀ1

0ꢀ1

1ꢀ0

DH

DL

I

Load M to PLL

registers

PLL r←PLL DATA

Rn

TM T

TM F

M

N

Test M bits, then skip

if all bits specified

are true

if M（N）＝al“l 1”,

1ꢀ0ꢀ1ꢀ0

0ꢀ1

1ꢀ1

DH

DL

N

then skip

ビ

ッ

ト

テ

ス

ト

命

令

Test M bits, then skip

if all bits specified

are false

if M（N）＝al“l 0”,

then skip

JM P

CAL

RT

ꢀꢀꢀ ADDR

Jump to the address

Call subroutine

Return from subroutine

Return from interrupt

PC←ADDR

1ꢀ0ꢀ1ꢀ1

1ꢀ1ꢀ0ꢀ0

1ꢀ1ꢀ0ꢀ1

ADDR（12bits）

Stack←（PC）＋1

PC←Stack

ジル

ャー

ンチ

プン

0ꢀ1ꢀ0ꢀ0

0ꢀ1ꢀ0ꢀ1

0

0ꢀ0ꢀ0ꢀ0

RTI

PC←Stack

・

命

サ

令

ブ

BANK←Stack

CARRY←Stack

if timer F/F＝“0”,

then skip

0ꢀ1ꢀ1ꢀ0

0ꢀ1ꢀ1ꢀ1

0

N

TTM

TUL

N

Test timer F/F

then skip if it has

not been set

1ꢀ1ꢀ0ꢀ1

Ｆ

／

Ｆ

テ

ス

ト

命

令

Test unlock F/F

then skip if it has

not been set

if UL F/F＝“0”,

then skip

1ꢀ1ꢀ0ꢀ0

1ꢀ1ꢀ0ꢀ1

1ꢀ1ꢀ1ꢀ0

1ꢀ1ꢀ1ꢀ1

0ꢀ0ꢀ B

0

N

SS

N

B

Set status register

（Status register 1）

N←1

1ꢀ1ꢀ0ꢀ1

ス

テ

ー

タ

ス

レ

ジ

ス

タ

命

令

N

RS

Reset status register

（Status register 1）

N←0

N

TST

TSF

BANK

Test status register

true

i（f Status register 2）N＝

al“l 1”,then skip

i（f Status register 2）N＝

al“l 0”,then skip

BANK←B

N

Test status register

false

0ꢀ0ꢀ0ꢀ0

Select Bank

バ切

ン換

ク命

令

次ページへ続く。

No.5945-12/13

LC72321N, 72322N, 72323N

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オペランド

マシンコード

11 10 9 8 7 6 5 4

命

令

群

ニーモニック

機ꢀ能

動ꢀ作

1st

M

2nd

I

D15 14 13 12

1ꢀ1ꢀ1ꢀ0

3 2 1 D 0

DIGIT

LCD

Output segment pattern

to LCD digit direct

Output segment pattern

to LCD digit through

PLA

LCD（DIGIT）←M

0ꢀ0

DH

DL

LCP

M

I

LCD（DIGIT）←PLA←M

1ꢀ1ꢀ1ꢀ0

0ꢀ1

DH

DL

DIGIT

IN

M

P

Input port data to M

Output contents of M

to port

M ←（Por（t P））

（Por（t P））←M

1ꢀ1ꢀ1ꢀ0

1ꢀ0

1ꢀ1

DH

DL

P

入

ꢀ

出

ꢀ

力

ꢀ

命

ꢀ

令

OUT

0ꢀ0ꢀ0ꢀ0

0ꢀ1ꢀ0ꢀ1

1ꢀ0ꢀ1ꢀ0

SPB

RPB

TPT

P

N

Set port bits

（Por（t P））N←1

（Por（t P））N←0

i（f Por（t P））N＝

al“l 1”,

1ꢀ1ꢀ1ꢀ1

P

N

Reset port bits

Test port bits, then

skip if all bits

specified are true

Test port bits, then

skip if all bits

then skip

1ꢀ1ꢀ1ꢀ1

TPF

P

N

i（f Por（t P））N＝

al“l 0”,

1ꢀ1ꢀ1ꢀ1

P

N

specified are false

Set I to UCCW 1

then skip

0ꢀ0ꢀ0ꢀ1

0ꢀ0ꢀ1ꢀ1

UCS

UCC

I

UCCW 1←I

0ꢀ0ꢀ0ꢀ0

0

I

ユカ

ニウ

バン

ータ

サ命

ル令

Set I to UCCW 2

UCCW 2←I

0

0ꢀ0ꢀ0ꢀ0

0ꢀ0ꢀ0ꢀ1

0ꢀ0ꢀ1ꢀ0

0ꢀ0ꢀ1ꢀ1

1ꢀ0ꢀ DH

0ꢀ1ꢀ DH

0ꢀ0ꢀ1ꢀ0

0ꢀ0ꢀ0ꢀ0

FPC

N

F port I/O control

Clock stop

FPC Latch←N

Stop clock if HOLD＝0

DAreg←DAC DATA

SIOCW ←I1,I2

M ←SIOreg

0ꢀ0ꢀ0ꢀ1

0ꢀ0ꢀ0ꢀ0

0ꢀ0ꢀ0ꢀ1

0ꢀ0ꢀ0ꢀ0

0

N

そ

ꢀ

の

ꢀ

他

ꢀ

の

ꢀ

命

ꢀ

令

CKSTP

DAC

0ꢀ0ꢀ0ꢀ0

I

I1

M

Load M to D/A registers

Serial I/O control

Load SIOreg to M

Store M to SIOreg

Beep control

I

SIO

12

I

I1

I2

SIOL

SIOS

BEEP

NOP

D L

I

M

I

SIOreg←M

I

BEEPreg←I

0

I

No operation

0

0ꢀ0ꢀ0ꢀ0

Y104 PS No.5945-13/13


型号：	LC72321N
厂家：	SANYO SEMICON DEVICE
描述：	LC72321N 微控制器
文件：	总13页 (文件大小：283K)
中文：	中文翻译
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LC72321N [SANYO]

相关型号：

LC72322

LC72322N

LC72322R

LC72323

LC72323-XXX

LC72323-XXXX

LC72323N

LC72323R

LC7232N

LC7232N-8819

LC7233

LC723341E