S71WS512P [SPANSION]
Migrating from the S71WS512N to the S71WS512P; 从S71WS512N到S71WS512P迁移
| 型号： | S71WS512P |
| 厂家： | 
SPANSION |
| 描述： | Migrating from the S71WS512N to the S71WS512P |
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S71WS512N to S71WS512P
Migrating from the S71WS512N to the S71WS512P
Application Note
by Daisuke Nakata
1. Introduction
Migrating from the S71WS512N to the monolithic S71WS512P is a simple process; however, the user should be aware of a few
differences between these two parts. These differences are the result of the S71WS512N using two S29WS256N die in series
while the S71WS512P uses a single S29WS512P configuration. This application note describes these differences in detail so
users currently using the S71WS512N configuration can plan ahead and include the necessary software to ensure a smooth
migration to the S71WS512P. Both software and hardware considerations are covered. Table 1.1 shows a comparison of the
key features between the two flash device cores.
Table 1.1 Comparison of Key Features
Futures
Technology
Process Rule
S29WS256N
MirrorBit™
S29WS512P
MirrorBit™
110 nm
90 nm
V
1.70 V to 1.95 V
1.70 V to 1.95 V
CC
V
(V
)
=V
=V
CC
IO
CCQ
CC
Max Density
256 Mb
512 Mb
Configuration Register
CR0-CR15
CR0.0 - CR0.15, CR1.0 - CR1.15
16 K-words Small Sector
64 K-words Large Sector
16 K-words Small Sector
64 K-words Large Sector
Sector Architecture
Bank Architecture
Bank Size
16 Bank Structure
16 Bank Structure
2 Mb
4 Mb
Boot Option
Top / Bottom / Dual
Top / Bottom / Dual
Common Flash Interface (CFI)
Simultaneous Read/Write
Asynchronous Read Mode
Page Mode Read
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Page Size
4-words
8-words
Synchronous (Burst) Read Mode
Burst Frequency
Yes
Yes
54 MHz / 66 MHz / 80 MHz
54 MHz / 66 MHz / 80 MHz / 108 MHz
Burst Length
8 / 16 / 32 Continuous
8 / 16 / 32 Continuous
Single Word / Write Buffer Program
Write Buffer Size
Yes
32-words
Yes
Yes
32-words
Yes
Program Suspend / Program Resume
Sector Erase / Chip Erase
Erase Suspend / Erase Resume
Unlock Bypass / Fast Mode
Accelerated Program / Chip Erase
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Hardware: WP#
Software: ASP
Hardware: WP#
Software: ASP
Sector Protection
128-words factory locked
128-words customer lockable
128-words factory locked
128-words customer lockable
Secured Silicon Area
Publication Number 2xWS-N_to_WS-P_AN
Revision 01E
Issue Date October 3, 2006
A p p l i c a t i o n N o t e
2. Performance Characteristics
The 90 nm MirrorBit™ technology, on which the S29WS512P is based, allows performance improvements
over the S29WS256N, which is based on 110 nm MirrorBit technology. Table 2.1 shows the performance
comparison between the two devices.
Table 2.1 Performance Comparison
Access Time
Max. Async. Access (t
S29WS256N
80 ns
S29WS512P
80 ns
)
ACC
Read Access Time
VCC=1.70 V to 1.95 V
CL=30pF
Max. Async. Page Access (t
)
20 ns
20 ns
PACC
Max. Sync. Burst Access (t
)
9 ns
7 ns
BACC
Typ
40 µs
30 µs
Single Word Programming Time
Max (See Note)
Typ
400 µs
300 µs
3000 µs
9.4 µs
94 µs
150 µs
192 µs
960 µs
6 µs
Total 32-Words Buffer Programming Time
Effective Word Programming Time
Max (See Note)
Typ
Max (See Note)
30 µs
150 ms: 16 K-words
600 ms: 64 K-words
150 ms: 16 K-words
600 ms: 64 K-words
Typ
Sector Erase Time
2000 ms: 16 K-words
3500 ms: 64 K-words
1750 ms: 16 K-words
3000 ms: 64 K-words
Max (See Note)
Note:
Under worst case conditions of 90°C. V = 1.70 V. 100,000 cycles.
CC
3. Electrical Specification Changes
I/O Descriptions - Package and Pin Layout
There are also a few hardware changes required for the migration. Since the entire S29WS512P is
addressed with a single chip select, address line A24 has to be connected. Note that some systems may
require a pull down resistor on A24. The two block diagrams in Figure 3.1 illustrate these changes.
Figure 3.1 Block Diagrams
F-VCC
A0-A22
A23
A0-A22
A23
Flash-only Address
Shared Address
V
V
ID
CC
DQ15 to DQ0
CLK
WP#
22
16
A24 (Note)
A24 (Note)
DQ15 to DQ0
CLK
WP#
DQ0-DQ15
DQ0-DQ15
ACC
F1-CE#
OE#
WE#
F-RST#
AVD#
ACC
CE#
OE#
WE#
RESET#
AVD#
WS512P
Flash
Memory
CLK
AVD#
CLK
AVD#
Flash 1
F-CE#
F-OE#
F-RST#
CE#
OE#
RESET#
Flash 2
RDY
VSS
RDY/WAIT
VSS
F-ACC
F-WP#
F-WE#
ACC
WP#
WE#
RDY
RDY
VSS
VCC
F-VCC
VCCQ
F2-CE#
R-VCC
VCCQ
22
VCCQ
VCC
16
A0-A22
CLK
I/O15 to I/O0
CLK
R-CE1#
CE#
WE#
OE#
UB#
LB#
DQ0-DQ15
WAIT#
pSRAM
WAIT#
AVD#
128Mb
CellularRAM
Memory
R-UB#
R-LB#
R-CE2
R-CE#
R-OE#
CE#
OE#
V
SSQ
R-LB#
R-UB#
R-WE#
R-CRE
LB#
UB#
WE#
CRE
AVD#
CRE#
R-CRE
VSS
VCC
R-VCC
VCCQ
S71WS-N
S71WS-P
Note:
Pull down resistor may be required for some systems.
2
S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
A p p l i c a t i o n N o t e
V
and V
Ramp
CCQ
CC
On the WS512P, VCC and VCCQ (VIO) must ramp up simultaneously. This restriction is not required on the
S71WS512N. Regarding VCC ramp rates, the WS512P places no restriction on VCC; (Some earlier revisions
of the WS256N required the ramp rate to be greater than 1 V/100 µs, or a RESET pulse would have to be
issued.
Table 3.1 shows parameters that have been changed in the S29WS512P.
Table 3.1 VCC / RESET# / CE# Timing Parameter Comparison
Parameter
Description
V Setup Time
CC
S29WS256N
1 ms
S29WS512P
30 µs
t
VCS
RPH
t
RESET# Low to CE# Low
N/A
10 µs
4. Basic Architectural Changes
4.1
Sector Architecture
Both the S29WS256N and the S29WS512P feature sectors of the same size, that is, 128 KB sectors and the
smaller 32 KB (boot) sectors. However, the S71WS512N contains a total of 16 small flash sectors, while the
S71WS512P contains only 8 small flash sectors. Figure 4.1 illustrates this.
Figure 4.1 Flash Sector Architecture of the S71WS256N and S71WS512P
S71WS256N
S71WS512P
32KB
32KB
32KB
32KB
32KB
32KB
32KB
32KB
254
128KB sectors
32KB
32KB
32KB
32KB
32KB
32KB
32KB
32KB
510
128KB sectors
254
128KB sectors
32KB
32KB
32KB
32KB
32KB
32KB
32KB
32KB
October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
3
A p p l i c a t i o n N o t e
When designing software compatible with both devices, users must account for the 8 additional boot sectors
in the S71WS256N, situated logically in the middle of the sector map.
4.2
4.3
Bank Architecture
The flash core of the S71WS512N consists of a total of 32 banks, each of which is 2 MB. The flash core of the
S71WS512P contains a total of 16 banks, each of which is 4 MB. This variation may be important to consider
in cases where the simultaneous read/write feature of the devices is being used to ensure that the proper
bank boundaries are accounted for in both cases.
Chip select
Since the S71WS512N employs two chip selects (one chip select addresses one 32 MB region), it is possible
to configure the address range to be non-contiguous for the two 32 MB regions. However, the S71WS512P is
a monolithic device that can be addressed with only one chip select and has a contiguous address range. If
the S71WS512N is configured with an address gap after the first 32 MB, users must ensure that the software
can also handle a contiguous address range in the S71WS512P.
4.4
Burst Configuration Register
The S71WS512N has two configuration registers (see Table 4.1) of the same type (one in each die) that need
to be configured individually for proper operation of the device. The S71WS512P has two different types of
configuration registers. The S71WS512P has an additional configuration register (see Table 4.2) in which two
bit fields are used. CR1.0 is used to provide additional programmable wait states. In addition, CR 0.6, can be
used to select zero hold mode. Finally, the configuration registers must be programmed in order (CR0 first
and then CR1) or programming will be ignored.
Table 4.1 S29WS256N Configuration Register
CR Bit
Function
Settings
0: Burst Read Mode
CR 15 Set Device Read Mode
1: Asynchronous Read Mode
0: All Others
CR 14 Reserved
1: S29WS256N at 6 or 7 Wait Settings
2nd
0
3rd
0
4th 5th 6th 7th
CR 13
0
1
0
0
1
1
1
0
0
1
0
1
Initial data is valid on the 2nd (3rd, 4th...9th) rising CLK
edge after addresses are latched.
CR 12
CR 11
Programmable Wait State
0
0
0
1
0: RDY signal active LOW
CR 10 RDY Polarity
1: RDY signal active HIGH (Default)
CR 9
CR 8
Reserved
RDY
1: Default
0: RDY active 1-clock cycle before data
1: RDY active with data
CR 7
CR 6
CR 5
CR 4
Reserved
Reserved
Reserved
Reserved
1: Default
1: Default
0: Default
0: Default
0: No Wrap Around Burst
CR 3
Burst Wrap Around
1: Wrap Around Burst (Default)
Continuous
(Default)
8-Word
16-Word
32-Word
Linear Burst Linear Burst Linear Burst
CR 2
CR 1
CR 0
0
0
0
0
1
0
0
1
1
1
0
0
Burst Length
4
S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
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Table 4.2 S29WS512P Configuration Register
CR Bit
Function
Settings
0: Burst Read Mode
CR 0.15 Set Device Read Mode
1: Asynchronous Read Mode
0: Reserved
CR 0.14 Reserved
1: Reserved (Default)
2nd 3rd 4th 5th 6th 7th 8th 9th
CR 1.0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
1
0
0
0
1
0
0
1
Initial data is valid on the 2nd (3rd, 4th...9th) rising
CLK edge after addresses are latched.
CR 0.13
Programmable Wait
State
CR 0.12
CR 0.11
0: RDY signal active LOW
CR 0.10 RDY Polarity
CR 0.9 Reserved
CR 0.8 RDY
1: RDY signal active HIGH (Default)
1: Default
0: RDY active 1-clock cycle before data
1: RDY active with data
CR 0.7 Reserved
CR 0.6 Mode of Operation
1: Default
0: Zero Hold Mode
1: Legacy Mode (Default)
CR 0.5 Data Rate
0: Default
0: Default
CR 0.4 RDY Function
0: No Wrap Around Burst
CR 0.3 Burst Wrap Around
1: Wrap Around Burst (Default)
8-Word
Linear
Burst
16-Word
Linear
Burst
32-Word
Linear
Burst
Continuous
(Default)
CR 0.2
0
0
1
0
0
1
1
1
0
0
CR 0.1 Burst Length
CR 0.0
0
0
CR 1.15 Reserved
CR 1.14 Reserved
CR 1.13 Reserved
CR 1.12 Reserved
CR 1.11 Reserved
CR 1.10 Reserved
CR 1.9 Reserved
CR 1.8 Reserved
CR 1.7 Reserved
CR 1.6 Reserved
CR 1.5 Reserved
CR 1.3 Reserved
CR 1.2 Reserved
CR 1.1 Reserved
1: Default
1: Default
1: Default
1: Default
1: Default
1: Default
1: Default
1: Default
1: Default
1: Default
1: Default
1: Default
1: Default
1: Default
October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
5
A p p l i c a t i o n N o t e
Table 4.3 Configuration Register Access Command Comparison
Bus Cycles
First
Second
Third
Fourth
Data
Fifth
Sixth
Command
Cycles Addr Data Addr Data Addr Data
Addr
X00
Addr Data Addr Data
Set Configuration Register
Read Configuration Register
Set Configuration Register
Read Configuration Register
4
4
5
4
555
555
555
555
AA
AA
AA
AA
2AA
2AA
2AA
2AA
55
55
55
55
555
555
555
555
D0
C6
D0
C6
CR
CR
S29WS256N
S29WS512P
X00
X00
CR0
X01
CR1
X0 or X1
CR0 or CR1
Figure 4.2 shows an example of how to set the configuration register for 80 MHz 8-Burst with Wrap Read (7-
Wait), RDY Active-H 1 cycle prior.
Figure 4.2 Example Configuration Register Settings
6ꢅꢉ:6ꢅꢃꢈ1
6ꢅꢉ:6ꢃꢀꢅ3
Byte
Word
Address
Byte
Word
Address
Cycle Operation
Data
Cycle Operation
Data
Address
Address
ꢀ
ꢅ
ꢇ
ꢆ
:ULWH
:ULWH
:ULWH
:ULWH
%$ꢁꢂꢁ$$$K %$ꢁꢂꢁꢃꢃꢃK
%$ꢁꢂꢁꢃꢃꢆK %$ꢁꢂꢁꢅ$$K
%$ꢁꢂꢁ$$$K %$ꢁꢂꢁꢃꢃꢃK
ꢄꢄ$$K
ꢄꢄꢃꢃK
ꢀ
ꢅ
ꢇ
ꢆ
:ULWH
:ULWH
:ULWH
:ULWH
%$ꢁꢂꢁ$$$K %$ꢁꢂꢁꢃꢃꢃK
%$ꢁꢂꢁꢃꢃꢆK %$ꢁꢂꢁꢅ$$K
%$ꢁꢂꢁ$$$K %$ꢁꢂꢁꢃꢃꢃK
ꢄꢄ$$K
ꢄꢄꢃꢃK
ꢄꢄ'ꢄK
ꢄꢄ'ꢄK
%$
%$ꢁꢂꢁꢄK
&5ꢁ ꢁꢈ)&$K
%$
%$ꢁꢂꢁꢄK
ꢂ
&5ꢄꢁ ꢁꢈ)&$K
&5ꢀ
ꢂ
&5ꢊ
&5ꢁꢀꢃ
&5ꢁꢀꢆ
&5ꢁꢀꢇ
&5ꢁꢀꢅ
&5ꢁꢀꢀ
&5ꢁꢀꢄ
&5ꢁꢉ
&5ꢁꢋ
&5ꢁꢌ
&5ꢁꢈ
&5ꢁꢃ
&5ꢁꢆ
&5ꢁꢇ
&5ꢁꢅ
&5ꢁꢀ
ꢄ
ꢀ
ꢀ
ꢄ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢄ
ꢄ
ꢀ
ꢄ
ꢀ
ꢈ
)
&
$
&5ꢄꢊ
ꢊ
&5ꢁꢄꢍꢀꢃ
&5ꢁꢄꢍꢀꢆ
&5ꢁꢄꢍꢀꢇ
&5ꢁꢄꢍꢀꢅ
&5ꢁꢄꢍꢀꢀ
&5ꢁꢄꢍꢀꢄ
&5ꢁꢄꢍꢉ
&5ꢁꢄꢍꢋ
&5ꢁꢄꢍꢌ
&5ꢁꢄꢍꢈ
&5ꢁꢄꢍꢃ
&5ꢁꢄꢍꢆ
&5ꢁꢄꢍꢇ
&5ꢁꢄꢍꢅ
&5ꢁꢄꢍꢀ
ꢄ
ꢀ
ꢀ
ꢄ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢄ
ꢄ
ꢀ
ꢄ
ꢀ
&5ꢁꢀꢍꢀꢃ
&5ꢁꢀꢍꢀꢆ
&5ꢁꢀꢍꢀꢇ
&5ꢁꢀꢍꢀꢅ
&5ꢁꢀꢍꢀꢀ
&5ꢁꢀꢍꢀꢄ
&5ꢁꢀꢍꢉ
&5ꢁꢀꢍꢋ
&5ꢁꢀꢍꢌ
&5ꢁꢀꢍꢈ
&5ꢁꢀꢍꢃ
&5ꢁꢀꢍꢆ
&5ꢁꢀꢍꢇ
&5ꢁꢀꢍꢅ
&5ꢁꢀꢍꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢄ
ꢀ
ꢀ
ꢀ
ꢈ
)
&
$
)
)
(
(
4.5
Page Mode Read
Both devices are capable of page mode reads, which provides random read access speed for locations within
a page. Table 4.4 shows the page size comparison differences between the S71WS512N and the
S71WS512P.
6
S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
A p p l i c a t i o n N o t e
Table 4.4 Page Size Comparison
Description
S71WS256N
S71WS512P
Page Size
4-word
8-word (See Note)
Note:
Supports 8-word cache fill.
4.6
Autoselect Device ID
For ease of identification, the two devices have separate device ID codes (see Table 4.5). The Device ID can
be retrieved using the Autoselect command sequence.
Table 4.5 Device ID Comparison
Description
Autoselect Address
(BA) + 01h
Read Data (S71WS512N)
Read Data (S71WS512P)
227Eh
Device ID, Word 1
Device ID, Word 2
Device ID, Word 3
227Eh
2230h
2200h
(BA) + 0Eh
223Dh - Single CE
2200h
(BA) + 0Fh
4.7
4.8
Write Buffer Programming
The S71WS512P limits the user to loading addresses starting from the minimum address in a sequential
order when using write buffer programming, while the S71WS256N is a little more flexible, allowing
addresses to be loaded non-sequentially.
CFI
Since these two devices differ in performance, device geometry and other features, some entries in their
corresponding CFI tables are different. Those entries that are different in the two devices are listed in
Table 4.6.
Table 4.6 CFI Comparison
Address
0x1Fh
Description
Typical timeout per single byte/word write
Max timeout for byte/word write
Max timeout for buffer write
Device Size
0x23h
0x24h
0x27h
0x31h - 0x34h
0x45h
Erase Block Region 2 information
Silicon Technology
0x4A
Simultaneous operation; Number of sectors in all banks except boot bank
Page Mode Type
0x4c
0x4f
Top/Bottom Boot Sector Flag
0x52h
Secured Silicon Sector (customer OTP area) size
Region Information for all banks – sectors in each bank
0x58-0x67
4.9
Summary
While the majority of the command set and features relevant to software remain consistent between the
S71WS512N and S71WS512P, users should consider the differences outlined in this application note to
ensure a smooth migration path without the need to change software.
October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
7
A p p l i c a t i o n N o t e
5. Appendix 1
This section details parameter comparisons between the S29WS256N and the S29WS512P.
Table 5.1 Absolute Maximum Ratings
S29WS256N
S29WS512P
Parameter
Storage Temperature Plastic Packages
Max
Parameter
Max
-65°C to +150°C
Storage Temperature Plastic Packages
Ambient Temperature with Power Applied
-65°C to +150°C
-65°C to +125°C
Ambient Temperature with Power Applied -65°C to +125°C
Voltage with Respect to Ground: All Inputs
Voltage with Respect to Ground: All Inputs
and I/Os except as noted below
-0.5 V to V + 0.5 V
CC
-0.5 V to V + 0.5 V
CC
and I/Os except as noted below
V
-0.5 V to 2.5 V
-0.5 V to 2.5 V
100 mA
V
-0.5 V to 2.5 V
-0.5 V to 2.5 V
100 mA
CC
CC
ACC
ACC
Output Short Circuit Current
Output Short Circuit Current
Table 5.2 Operating Ranges
S29WS256N
S29WS512P
Parameter
Max
Parameter
Max
Ambient Temperature (TA)
-25°C to +85°C
+1.70 V to + 1.95 V
Ambient Temperature (TA)
-25°C to +85°C
+1.70 V to + 1.95 V
V
Supply Voltages
V
Supply Voltages
CC
CC
8
S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
A p p l i c a t i o n N o t e
Table 5.3 S29WS256N DC Characteristics
Parameter
Description
Input Load Circuit
Output Leakage Current
Note
Min.
Typ
Max
+1
+1
54
60
66
—
Unit
µA
I
LI
I
µA
LO
54 MHz
27
28
30
—
28
30
32
—
29
32
34
—
32
35
38
—
34
17
4
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
µA
66 MHz
80 MHz
108 MHz
54 MHz
66 MHz
80 MHz
108 MHz
54 MHz
66 MHz
80 MHz
108 MHz
54 MHz
66 MHz
80 MHz
108 MHz
10 MHz
5 MHz
V
Active Burst Read Current:
CC
Burst Length = 8
48
54
60
—
V
Active Burst Read Current:
CC
Burst Length = 16
I
CCB
42
48
54
—
V
Active Burst Read Current:
CC
Burst Length = Continuous
36
42
48
—
V
Active Burst Read Current:
CC
Burst Length = 8
45
26
7
V
Active Asynchronous Read
CC
I
CC1
Current
1 MHz
V
1
5
ACC
I
I
V
V
Active Write Current
Standby Current
CC2
CC
CC
V
24
1
52.5
5
mA
µA
CC
V
ACC
CC3
V
20
70
70
250
µA
CC
I
I
I
I
V
V
Reset Current
µA
CC4
CC5
CC6
CC7
CC
CC
Active Current (Read While
50
2
60
70
15
µA
µA
Write)
V
Sleep Current
CC
V
Active Page Read Current 4-
CC
10
mA
words
V
6
20
20
mA
mA
V
ACC
I
Accelerated Program Current
ACC
V
14
CC
V
Input Low Voltage
-0.5
0.4
IL
V
Input High Voltage
V
- 0.4
V
+ 0.4
CC
V
IH
CC
V
Output Low Voltage
0.1
V
OL
OH
V
Output High Voltage
Voltage for Accelerated Program
V
V
CC
V
8.5
9.5
1.4
V
HH
V
Low V Lock-out Voltage
V
LKO
CC
October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
9
A p p l i c a t i o n N o t e
Table 5.4 S29WS512P DC Characteristics
Parameter
Description
Input Load Circuit
Output Leakage Current
Note
Min.
Typ
Max
+1
+1
—
—
—
54
—
—
—
48
—
—
—
42
—
—
—
36
80
40
20
5
Unit
µA
µA
—
I
LI
I
LO
54 MHz
—
—
—
36
—
—
—
32
—
—
—
28
—
—
—
24
40
20
10
1
66 MHz
80 MHz
108 MHz
54 MHz
66 MHz
80 MHz
108 MHz
54 MHz
66 MHz
80 MHz
108 MHz
54 MHz
66 MHz
80 MHz
108 MHz
10 MHz
5 MHz
—
V
Active Burst Read Current:
CC
Burst Length = 8
—
mA
—
—
V
Active Burst Read Current:
CC
Burst Length = 16
—
mA
—
I
CCB
—
V
Active Burst Read Current:
CC
Burst Length = Continuous
—
mA
—
—
V
Active Burst Read Current:
CC
Burst Length = 8
—
mA
mA
mA
mA
µA
mA
µA
µA
µA
V
Active Asynchronous Read
CC
I
CC1
Current
1 MHz
V
ACC
I
I
V
V
Active Write Current
Standby Current
CC2
CC
CC
V
20
1
40
5
CC
V
ACC
CC3
V
20
30
40
60
CC
I
I
I
I
V
V
Reset Current
CC4
CC5
CC6
CC7
CC
CC
Active Current (Read While
40
5
60
20
15
µA
µA
Write)
V
Sleep Current
CC
V
Active Page Read Current 4-
CC
10
mA
words
V
7
10
20
mA
mA
V
ACC
I
Accelerated Program Current
ACC
V
15
CC
V
Input Low Voltage
-0.5
0.4
IL
V
Input High Voltage
V
V
- 0.4
V
+ 0.4
CC
V
IH
CC
V
Output Low Voltage
0.1
V
OL
OH
V
Output High Voltage
Voltage for Accelerated Program
- 0.1
V
CC
V
8.5
9.5
1.4
V
HH
V
Low V Lock-out Voltage
V
LKO
CC
10
S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
A p p l i c a t i o n N o t e
Table 5.5 DC Characteristics Comparison
DC Characteristics
S29WS256N
-25°C to 85°C
S29WS512P
-25°C to 85°C
Ambient Temperature
Supply Voltage
+1.70 V to +1.95 V
+1.70 V to +1.95 V
V
V
V
V
V
V
(Input Low Voltage): V = 1.8 V
-0.5 V / 0.4 V (Typ/Max)
-0.5 V / 0.4 V (Typ/Max)
IL
CC
(Input High Voltage): V = 1.8 V
V
- 0.4 V / V + 0.4 V (Typ/Max)
V
- 0.4 V / V + 0.4 V (Typ/Max)
IH
CC
CC
CC
CC CC
(Output Low Voltage): I = 100 µA, V = V min = V
CC
0.1 V (Max)
(Min)
0.1 V (Max)
- 0.1 V (Min)
OL
OH
HH
LKO
OL
CC
CC
(Output High Voltage): I =100 µA, V = V min = V
V
V
CC
OL
CC
CC
CC
CC
(Voltage for Accelerated Program)
8.5 V - 9.5 V (Min/Max)
1.4 V (Max)
8.5 V - 9.5 V (Min/Max)
1.4 V (Max)
(Low Vcc Lock-out Voltage)
Standby
20 mA/70 mA (Typ/Max)
17 mA/26 mA (Typ/Max)
10 mA/15 mA (Typ/Max)
80 MHz: 30 mA/66 mA (Typ/Max)
80 MHz: 32 mA/60 mA (Typ/Max)
24 mA/52.5 mA (Typ/Max)
20 mA/40 mA (Typ/Max)
20 mA/40 mA (Typ/Max)
10 mA/15 mA (Typ/Max)
108 MHz: 36 mA/54 mA (Typ/Max)
108 MHz: 32 mA/48 mA (Typ/Max)
20 mA/40 mA (Typ/Max)
Async. Read 54 MHz
Page Read
V
V
Active Current
=1.70-1.95 V
CC
CC
Burst Read 8-word Max-Freq.
Burst Read 16-word Max-Freq
Prog/Erase Current
6. AC Characteristics
Table 6.1 S29WS256N Asynchronous Read
Parameter
Description
Mode
—
54 MHz 66 MHz
80 MHz
108 MHz
Unit
ns
t
Access Time from CE# Low
Asynchronous Access Time
AVD# Low Time
Max
Max
Min
Min
Min
Max
Min
80
80
8
—
—
—
—
—
—
—
CE
t
—
ns
ACC
t
—
ns
AVDP
AAVDS
AAVDH
t
Address Setup Time to Rising Edge of AVD#
Address Hold Time from Rising Edge of AVD#
Output Enable to Output Valid
Read
—
4
ns
t
—
7
6
ns
t
—
13.5
0
ns
OE
—
ns
t
Output Enable Hold Time
Toggled and Data#
OEH
—
Min
10
—
ns
Polling
t
t
Output Enable to High Z
—
—
—
Max
Min
10
0
—
—
ns
ns
ns
OEZ
CE# Setup Time to AVD#
Intra Page Access Time
CAS
t
Max
—
PACC
October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
11
A p p l i c a t i o n N o t e
Table 6.2 S29WS512P Asynchronous Read
Parameter
Description
Mode
Zero Hold
Legacy
Zero Hold
Legacy
—
54 MHz 66 MHz
80 MHz
83
108 MHz
Unit
t
Access Time from CE# Low
Max
Max
ns
CE
80
83
80
t
ACC
Asynchronous Access Time
AVD# Low Time
ns
t
Min
Min
Min
Min
Min
Max
Min
8
4
8
7
0
8
4
8
6
0
8
4
8
6
0
7.5
3.5
7.5
4
ns
ns
ns
ns
ns
ns
ns
AVDP
t
Zero Hold
Legacy
Zero Hold
Legacy
AAVDS
Address Setup Time to Rising Edge of AVD#
t
AAVDH
Address Hold Time from Rising Edge of AVD#
Output Enable to Output Valid
0
t
6
OE
Read
0
0
0
0
6
Output Enable Hold
t
OEH
Toggled and Data#
Polling
Time
Min
10
10
10
ns
t
t
Output Enable to High Z
CE# Setup Time to AVD#
Intra Page Access Time
Max
Min
10
0
10
0
10
0
7
0
ns
ns
ns
OEZ
CAS
t
Max
20
20
20
20
PACC
Table 6.3 S29WS256N Synchronous Burst Read
Parameter
Description
Synchronous Access Time
Mode
54 MHz 66 MHz 80 MHz 108 MHz
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t
Max
Max
Min
Min
Min
Max
Max
Max
Max
Min
Max
Min
Min
Min
80
—
—
—
—
—
—
—
—
—
—
—
—
—
—
IACC
t
Burst Access Time Valid Clock to Output Delay
Address Setup Time to Clock
Address Hold Time from Clock
Data Hold Time
13.5
5
11.2
9
BACC
t
4
6
3
ACS
ACH
BDH
t
7
t
4
t
= t
Chip Enable to RDY Active
Output Enable to RDY Low
Chip Enable to High Z
13.5
13.5
11.2
9
RDY
CR
t
11.2
OE
t
10
10
4
CEZ
OEZ
CES
t
t
Output Enable to High Z
CE# Setup Time to Clock
Ready Access Time from Clock
CE# Setup Time to AVD#
AVD# Low to Clock Setup Time
AVD# Pulse
t
13.5
11.2
0
9
RACC
t
CAS
t
4
AVC
AVD
t
8
12
S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
A p p l i c a t i o n N o t e
Table 6.4 S29WS512P Synchronous Burst Read
Parameter
Description
Mode
Legacy
54 MHz 66 MHz 80 MHz 108 MHz
Unit
ns
Max
80
83
t
Synchronous Access Time
IACC
Zero Hold
t
Burst Access Time Valid Clock to Output Delay
Address Setup Time to Clock
Max
Min
13.5
11.2
9
4
6
5
0
3
7
3.5
6
ns
BACC
Legacy
Zero Hold
Legacy
5
6
6
0
4
4
6
6
0
3
t
ns
ACS
5
t
Address Hold Time from Clock
Min
ns
ACH
Zero Hold
0
t
Data Hold Time
Min
Max
Max
Max
Max
Min
Max
Min
Min
Min
2
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
BDH
t
= t
Chip Enable to RDY Active
Output Enable to RDY Low
Chip Enable to High Z
Output Enable to High Z
CE# Setup Time to Clock
Ready Access Time from Clock
CE# Setup Time to AVD#
AVD# Low to Clock Setup Time
AVD# Pulse
7
RDY
CR
t
13.5
10
10
4
11.2
10
10
4
9
10
10
4
7
7
OE
t
CEZ
OEZ
CES
t
t
7
3.5
6
t
13.5
0
11.2
0
9
RACC
t
0
0
CAS
t
t
4
4
4
5
AVC
8
8
8
6
AVD
October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
13
A p p l i c a t i o n N o t e
Table 6.5 S29WS256N Erase / Programming Performance
Parameter
JEDEC Standard
Description
54 MHz 66 MHz 80 MHz 108 MHz Unit
t
t
Write Cycle Time
Min
Min
80
5
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
ns
ns
ns
AVAV
WC
Synchronous
Asynchronous
Synchronous
Asynchronous
t
t
Address Setup Time
AVWL
AS
0
9
t
t
Address Hold Time
Min
ns
WLAX
AH
20
8
t
AVD# Low Time
Data Setup Time
Data Hold Time
Min
Min
Min
Min
Min
Min
Min
Min
Min
Min
Min
Min
Min
Min
Min
Min
Max
Max
Max
Typ
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
µs
ns
ns
ns
ns
ns
µs
µs
µs
µs
AVDP
t
t
45
20
DVWH
DS
DH
t
t
0
0
WHDX
t
t
Read Recovery Time Before Write
CE# Setup Time to AVD#
CE# Hold Time
GHWL
GHWL
t
0
CAS
t
t
0
WHEH
WLWH
WHWL
CH
t
t
Write Pulse Width
30
20
0
WP
t
t
Write Pulse Width High
WPH
t
Latency Between Read and Write Operations
SR/W
t
V
Rise and Fall Time
500
1
VID
ACC
t
V
Setup Time (During Accelerated Programming)
VIDS
ACC
t
t
CE# Setup Time to WE#
5
ELWL
CS
t
AVD# Setup Time to WE#
5
AVSW
AVHW
t
AVD# Hold Time to WE#
5
t
AVD# Setup Time to CLK
5
AVSC
AVHC
t
AVD# Hold Time to CLK
5
t
Sector Erase Accept Time-out
Erase Suspend Latency
50
20
20
0
SEA
t
t
ESL
PSL
ASP
Program Suspend Latency
Toggle Time During Erase within a Protected Sector
t
t
Toggle Time During Programming Within a Protected
Sector
Typ
0
—
µs
PSP
t
Clock Setup Time to WE#
Noise Pulse Margin on WE#
Min
5
3
—
—
ns
ns
CSW
t
Max
WEP
14
S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
A p p l i c a t i o n N o t e
Table 6.6 S29WS512P Erase / Programming Performance
Parameter
54
66
80
108
JEDEC Standard
Description
MHz
MHz
MHz
MHz Unit
t
t
Write Cycle Time
Min
Min
60
ns
AVAV
WC
Synchronous (Legacy
Mode)
5
2
9
6
7
7
0
0
5
2
9
6
7
7
0
0
5
2
9
6
6
6
0
0
3.5
Asynchronous (Legacy
Mode)
2
t
t
Address Setup Time
ns
AVWL
AS
Synchronous (Zero Hold
Mode)
6
Asynchronous (Zero Hold
Mode)
6
5
Synchronous (Legacy
Mode)
Asynchronous (Legacy
Mode)
5
t
t
Address Hold Time
Min
ns
WLAX
AH
Synchronous (Zero Hold
Mode)
0
Asynchronous (Zero Hold
Mode)
0
t
AVD# Low Time
Min
Min
Min
Min
Min
Min
Min
Min
Min
Min
Min
Min
Min
Min
6
20
0
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
µs
ns
ns
ns
AVDP
t
t
Data Setup Time
DVWH
DS
t
t
Data Hold Time
WHDX
DH
t
t
Read Recovery Time Before Write
CE# Setup Time to AVD#
CE# Hold Time
0
GHWL
GHWL
t
0
CAS
t
t
t
0
WHEH
WLWH
WHWL
CH
t
Write Pulse Width
25
20
0
WP
t
t
Write Pulse Width High
WPH
t
Latency Between Read and Write Operations
SR/W
t
V
Rise and Fall Time
500
1
VID
ACC
t
V
Setup Time (During Accelerated Programming)
VIDS
ACC
t
t
CE# Setup Time to WE#
AVD# Setup Time to WE#
AVD# Hold Time to WE#
4
ELWL
CS
t
4
AVSW
AVHW
t
4
Legacy Mode
5
6
5
0
5
6
5
0
5
6
5
0
3
t
AVD# Setup Time to CLK
AVD# Hold Time to CLK
Min
Min
ns
6
AVSC
Zero Hold Mode
Legacy Mode
3
t
ns
0
AVHC
Zero Hold Mode
t
Sector Erase Accept Time-out
Erase Suspend Latency
Min
Min
Min
Typ
Typ
—
50
20
20
0
µs
µs
µs
µs
µs
—
ns
SEA
t
t
ESL
PSL
ASP
PSP
Program Suspend Latency
t
t
Toggle Time During Erase within a Protected Sector
Toggle Time During Programming Within a Protected Sector
Clock Setup Time to WE#
0
t
—
3
CSW
t
Noise Pulse Margin on WE#
Max
WEP
October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
15
A p p l i c a t i o n N o t e
7. Appendix 2
Table 7.1 Wait State Requirements
S29WS256N
S29WS512P
Wait State Requirement
Max Frequency
Wait State Requirement
2
3
0.1 MHz < Freq ≤ 14 MHz
14 MHz < Freq ≤ 27 MHz
27 MHz < Freq ≤ 40 MHz
40 MHz < Freq ≤ 54 MHz
54 MHz < Freq ≤ 67 MHz
67 MHz < Freq ≤ 80 MHz
80 MHz < Freq ≤ 95 MHz
95 MHz < Freq ≤ 108 MHz
2
3
4
5
6
7
8
9
4
5
6
7
—
—
Figure 7.1 Latency Table for Initial Wait
S29WS256N
S29WS512P
Initial Start
Initial Start
Waits Address
Waits Address
0x*0
0x*1
0x*2
0x*3
0x*4
0x*5
0x*6
0x*7
D0
D1
D2
D3
D4
D5
D6
D7
D1
D2
D3
D2
D3
D3
1WS D4
D4
D5
D5
D5
D5
D9
D9
D9
D9
D6
D6
D6
D6
D7
D7
D7
D7
D8
D8
D8
D8
0x*0
0x*1
0x*2
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
D6
D7
D1
D2
D3
D4
D5
D6
D7
D8
D1
D2
D3
D4
D5
D6
D7
D2
D3
D4
D5
D6
D7
D8
D9
D2
D3
D4
D5
D6
D7
D8
D3
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16
S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
A p p l i c a t i o n N o t e
Figure 7.2 Latency Table for 128 Words Boundary Crossing
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October 3, 2006 2xWS-N_to_WS-P_AN_01E
S71WS512N to S71WS512P
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A p p l i c a t i o n N o t e
8. Revision History
Section
Description
Revision 01 (October 3, 2006)
Initial release
Colophon
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limitation, ordinary industrial use, general office use, personal use, and household use, but are not designed, developed and manufactured as
contemplated (1) for any use that includes fatal risks or dangers that, unless extremely high safety is secured, could have a serious effect to the
public, and could lead directly to death, personal injury, severe physical damage or other loss (i.e., nuclear reaction control in nuclear facility,
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S71WS512N to S71WS512P
2xWS-N_to_WS-P_AN_01E October 3, 2006
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